files describe a example tranmister a txt by uart from host PC and select baud Rate
标签： tranmister describe example select
上传时间： 2013-12-25
上传用户：yangbo69
Its a simulink model to comare BER and Symbol error Rate
标签： simulink comare Symbol model
上传时间： 2017-09-17
上传用户：cccole0605
melp hight Rate audio compression
标签： compression hight audio melp
上传时间： 2013-12-22
上传用户：wqxstar
In this paper, we consider the channel estimation problem in Millimeter wave (mmWave) wireless systems with large antenna arrays. By exploiting the inherent sparse nature of the mmWave channel, we develop a novel Rate-adaptive channel estimation (RACE) algorithm, which can adaptively adjust the number of required channel measurements based on an expected probability of estimation error (PEE).
标签： Estimation Millimeter Adaptive Approach Channel Systems Rate MIMO Wave for
上传时间： 2020-05-26
上传用户：shancjb
BLE heart Rate profile document.this is can help you how to write a profile.
标签： ble
上传时间： 2022-04-30
上传用户：
P15V330 in video picel-Rate switch applications
标签： P15V330
上传时间： 2013-04-24
上传用户：关外河山
·详细说明：该代码是双速率的语音压缩编码(G.723.1)的matlab代码。能在matlab6.5以上运行-Dual-Rate voice compressed encoding(G.723.1) based on MatLab platform. It works on MatLab 6.5 or later versions.
上传时间： 2013-06-19
上传用户：121212121212
使用时钟PLL的源同步系统时序分析一）回顾源同步时序计算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解释以上公式中各参数的意义：Etch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。请看下面图示：图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
上传时间： 2013-11-05
上传用户：VRMMO
第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计.............................................................................145第三章 内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章 内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章 内存模块的功耗计算.............................................................................172第六章 实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上传时间： 2014-01-13
上传用户：euroford
精确度0.05%满刻度±1位数（Accuracy 0.05%F.S.±1digit） 可测量交直流电流/交直流电压/电位计/传送器/Pt-100/荷重元/电阻等信号（Measuring DCA/DCV/ACA/ACV/Potentiometer/Transmitter/Pt-100/Load Cell/Resistor/etc……） 显示范围0-19999可任意规划（Programmable Rate 0 to 1999 digit） 小数点可任意规划（Decimal point can be modified） 尺寸小，稳定性高（Dimension small & High stability）
上传时间： 2014-01-25
上传用户：RQB123
