教你用各种方法实现分频，实现良好的时序。个你的RTL开发增加经验
标签： 分频
上传时间： 2017-08-07
上传用户：jjj0202
用VHDL语言描述的用锁存器，加法计数器，ROM存储器构成的RTL图
上传时间： 2013-12-12
上传用户：vodssv
MC8051IP核的FPGA实现与应用；VHDL;MC8051IP核；RTL封装
标签： MC8051IP核的FPGA实现
上传时间： 2015-04-07
上传用户：543463669
在 Delphi VCL 里面处理 Bitmap，如果采用 Scanline 的方式，处理速度会比普通的逐个像素的处理，快很多。
上传时间： 2015-07-01
上传用户：mirage
在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。
标签： CPLD FPGA
上传时间： 2015-10-08
上传用户：shzweh1234
MLSkin 是Delphi下面的一款皮肤组件，是基于Delphi标准组件继承而来，扩展了很多实用的属性功能供开发者调用；在使用上和标准的VCL组件相差不大，但显示风格却大不一样，可以很轻松地实现像QQ皮肤那样的效果，想要改变显示风格你要做的仅仅是重新加载一张图片即可；里面的大部分组件都可以单独使用，不需要依赖窗体的皮肤，显示效果可以自定义，非常灵活；目前这套皮肤组件提供了50多个常用的组件，20多个实用Demo，可以很方便快捷实现出你想要的效果。
标签： MlSkinVCLD Tokyo zip 10 v3
上传时间： 2017-05-01
上传用户：uuhunter
电子书-FPGA与Matlab联合实战V1.0 127页前言 作为网络上第一个开源此技术，笔者迫不及待地想将此技术分享出来。笔者从 2011 年 接触 FPGA 以来，从各个方面使用 FPGA，无论是控制、图像视频、IC 前端验证、仿真测试， 各个部分都有所触及，2015 年第一次接触到 FPGA 与 matlab 的硬件在环实时仿真，就对感 受到技术的强大，虽然这里面还有很到的问题，但是作为最强大的仿真验证工具 Matlab 与 最强大的可编程器件的结合，做仿真测试很方便的，可直接通过 matlab 产生测试信号或者 通过 matlab 接收分析 FPGA 处理完成后的信号。 如今 FPGA 开发过程势必要涉及到一个过程：验证仿真，验证很多情况下是在 Matlab 上进行的，而仿真大部分初学者都是采用 Modelsim 仿真软件进行。比如设计一个信号滤波 模块，验证该滤波模块是在 Matlab 上进行设计验证，得到该模块的设计参数和设计结构， 然后再转换为 RTL 代码，再用 Modelsim 软件进行仿真，这个过程涉及到采用 matlab 软件产 生待测试的信号，输入到 RTL 代码中，然后在通过 Modelsim 软件进行仿真得到处理后的信 号，再将该信号输出到文件，最后通过 Matlab 软件分析处理后的
上传时间： 2021-10-23
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从开始接触Altera（现在应该叫intel PSG了）的NIOS II处理器，到现在，已经有6个年头了。从开始的C语言都不懂，到现在能使用NIOS II开发一些实用的东西，中间的过程也是非常的曲折。最开始的时候，完全是炼狱一般，走一步，十个坑，没人指导，填几天，再走一步，再填一个坑。到了后来对这个东西开始心生敬畏，敬畏不是因为它有多么多么强大，而是在学习和使用它的过程中，让我对CPU架构，单片机系统实现思路和编程方法有了较为底层的认识，也算是一个升华吧，虽然在这个过程中还是常常掉入坑里好久才能爬出来。到了现在，能够指导大家学习和使用NIOS II处理器结合FPGA RTL逻辑实现一些功能，自己也能做一些不大的小东西。这6年，感觉就像是按照指数函数的曲线进步的，最开始很慢，后面越来越快。想想自己能坚持到现在，可真不容易。
标签： nios ii
上传时间： 2022-02-04
上传用户：slq1234567890
里面包括RTL逻辑，m脚本（matlab程序），光盘拷贝的
上传时间： 2022-05-18
上传用户：xsr1983
Vivado设计分为Project Mode和Non-project Mode两种模式，一般简单设计中，我们常用的是Project Mode。在本手册中，我们将以一个简单的实验案例，一步一步的完成Vivado的整个设计流程一、新建工程1、打开Vivado 2013.4开发工具，可通过桌面快捷方式或开始菜单中xilinx DesignTools-Vivado 2013.4下的Vivado 2013.4打开软件，开启后，软件如下所示：2、单击上述界面中Create New Project图标，弹出新建工程向导，点击Next.3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指定存储路径下建立独立的文件夹。设置完成后，点击Next注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。4、选择RTL Project一项，并勾选Do not specifty sources at this time，勾选该选项是为了跳过在新建工程的过程中添加设计源文件。点击Next.IA5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以xilinx官方开发板KC705为例，Nexys4开发板请选择Artix-7 XC7A100TCSG324-2的器件，即Family和Subfamily均为Artix-7，封装形式（Package）为cSG324，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next6、确认相关信息与设计所用的的FPGA器件信息是否一致，一致请点击Finish，不一致，请返回上一步修改。二、设计文件输入1、如下图所示，点击Flow Navigator下的Project Manager->Add Sources或中间Sources中的对话框打开设计文件导入添加对话框。2、选择第二项Add or Create Design Sources，用来添加或新建Verilog或VHDL源文件，点击Next
标签： vivado
上传时间： 2022-05-28
上传用户：默默
