Pll

锁相环(Pll: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”

verilog model of a Pll

verilog model of a Pll

标签： verilog model Pll of

上传时间： 2017-03-25

上传用户：1159797854
Altera Quartus to Pll Source

Altera Quartus to Pll Source

标签： Quartus Altera Source Pll

上传时间： 2013-12-19

上传用户：kristycreasy
Pll matlab程序~~对于系统级别的Pll仿真很好~~

Pll matlab程序~~对于系统级别的Pll仿真很好~~

标签： Pll matlab 程序仿真

上传时间： 2013-12-26

上传用户：zhangjinzj
概述Pll的工作原理及完成一个简单的例子.

概述Pll的工作原理及完成一个简单的例子.

标签： Pll 工作原理

上传时间： 2017-04-12

上传用户：zm7516678
基于FPGA和Pll的函数信号发生器时钟部分的实现

基于FPGA和Pll的函数信号发生器时钟部分的实现

标签： FPGA Pll 函数信号发生器时钟

上传时间： 2013-12-18

上传用户：lht618
这是一段Pll verilog代码

这是一段Pll verilog代码，是本人转载！

标签： verilog Pll 代码

上传时间： 2014-01-15

上传用户：星仔
This example sets up the Pll in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assumi

This example sets up the Pll in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assuming a 30Mhz XCLKIN). The clock divider in the ADC is not used so that the ADC will see the 25Mhz on the HSPCLK. Interrupts are enabled and the EVA is setup to generate a periodic ADC SOC on SEQ1. Two channels are converted, ADCINA3 and ADCINA2.

标签： SYSCLKOUT example divides HSPCLK

上传时间： 2014-01-25

上传用户：ljt101007
Pll in Matlab for FM Demodulation

Pll in Matlab for FM Demodulation

标签： Demodulation Matlab Pll for

上传时间： 2013-12-12

上传用户：BIBI
数字锁相环(DPll)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的Pll相比

数字锁相环(DPll)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的Pll相比，DPll具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。

标签： DPll Pll 数字锁相环数字通信

上传时间： 2013-12-18

上传用户：libenshu01
MAX7044是基于晶振Pll 的VHF/UHF发射器芯片

MAX7044是基于晶振Pll 的VHF/UHF发射器芯片，在300 MHz～450 MHz频率范围内发射OOK/ASK数据，数据速率达到100 kbps，输出功率+13 dBm(50Ω负载)，电源电压+2.1～+3.6 V，电流消耗在2.7 V时仅7.7 mA。工作温度范围一40℃～＋125℃，采用3 mm×3 mm SOT23 - 8封装。 MAX7033是一个完全集成的低功耗CMOS超外差接收器芯片，接收频率范围在300 MHz～450 MHz的ASK信号。接收器射频输入信号范围从一114 dBm-0dBm。MAX7033芯片内部包含有LNA、差分镜像抑制混频器、Pll、VCO、10.7 MHz IF限幅放大器、AGC、RSSI、模拟基带数据信号恢复等电路。工作电压+3.3 V或+5.0V，250μs启动时间，低功耗模式电流消耗<3.5μA，工作温度-40℃～＋105℃，采用TSSOP-28和薄形QFN-EP* *-32封装。 MAXT044发射器芯片与接收器芯片MAX7033配套，适合汽车遥控、无键进入系统、安防系统、车库门控制、家庭自动化、无线传感器等应用。

标签： 7044 MAX Pll VHF

上传时间： 2017-05-06

上传用户：cuiyashuo

Pll

verilog model of a Pll

Altera Quartus to Pll Source

Pll matlab程序对于系统级别的Pll仿真很好

概述Pll的工作原理及完成一个简单的例子.

基于FPGA和Pll的函数信号发生器时钟部分的实现

这是一段Pll verilog代码

This example sets up the Pll in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assumi

Pll in Matlab for FM Demodulation

数字锁相环(DPll)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的Pll相比

MAX7044是基于晶振Pll 的VHF/UHF发射器芯片