msp430心电仪程序代码 ............\Heart rate ............\Heart rate with DAC output ............\Heart rate with EKG Demo ............\mul.s43（需要与上面三个之一配合使用）
上传时间： 2016-12-24
上传用户：曹云鹏
Batch version of the back-propagation algorithm. ％ Given a set of corresponding input-output pairs and an initial network ％ [W1,W2,critvec,iter]=batbp(NetDef,W1,W2,PHI,Y,trparms) trains the ％ network with backpropagation. ％ ％ The activation functions must be either linear or tanh. The network ％ architecture is defined by the matrix NetDef consisting of two ％ rows. The first row specifies the hidden layer while the second ％ specifies the output layer. ％
标签： back-propagation corresponding input-output algorithm
上传时间： 2016-12-27
上传用户：exxxds
Produces a matrix of derivatives of network output w.r.t. ％ each network weight for use in the functions NNPRUNE and NNFPE.
标签： network w.r.t. derivatives Produces
上传时间： 2013-12-18
上传用户：sunjet
verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位
标签： output look-ahead summation carryout
上传时间： 2017-01-07
上传用户：yyq123456789
verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0
标签： output look-ahead carryout verilog
上传时间： 2014-12-06
上传用户：ls530720646
verilog code array_multiplier output [7:0] product input [3:0] wire_x input [3:0] wire_y
标签： input array_multiplier verilog product
上传时间： 2014-01-04
上传用户：wxhwjf
verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient output [8:0]Remainder
标签： input Dividend Quotient verilog
上传时间： 2014-11-27
上传用户：三人用菜
编写input()和output()函数输入，输出5个学生的数据记录，主要练习使用这两个函数
上传时间： 2017-01-17
上传用户：qoovoop
本例展示了如何设置TIM工作在输出比较-非主动模式（Output Compare Inactive mode），并产生相应的中断。 TIM2时钟设置为36MHz，预分频设置为35999，TIM2计数器时钟可表达为： TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 KHz 设置TIM2_CCR1寄存器值为1000， CCR1寄存器值1000除以TIM2计数器时钟频率1KHz，为1000毫秒。因此，经过1000毫秒的时延，置PC.06输出为低电平。 同理，根据寄存器TIM2_CCR2 、TIM2_CCR3和 TIM2_CCR4的值，经过500毫秒的时延，置PC.07输出为低电平；经过250毫秒的时延，置PC.08输出为低电平；经过125毫秒的时延，置PC.09输出为低电平。 输出比较寄存器的值决定时延的大小，当计数器的值小于这个值的时候，点亮与PC.06-PC.09相连的LED；当计数器的值达到这个值得时候，产生中断，在TIM2的4个通道相应的中断里，把它们一一关闭。
标签： Inactive Compare Output mode
上传时间： 2013-12-20
上传用户：ghostparker
OC0 output mode 设定了pwm输出控制选择
上传时间： 2013-12-26
上传用户：ynsnjs
