本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后，可应用于实际的数字钟显示中。 关键词：Verilog HDL；硬件描述语言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware description language；FPGA
上传时间： 2013-11-10
上传用户：hz07104032
modelsim 的详细使用教程
上传时间： 2013-11-08
上传用户：yuzhou229843982
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-11-02
上传用户：谁偷了我的麦兜
altera串口源代码程序
上传时间： 2013-12-20
上传用户：yyq123456789
altera epxa1开发板的例子程序
上传时间： 2014-01-15
上传用户：yph853211
altera epxa1的例子程序
上传时间： 2013-12-30
上传用户：weiwolkt
altera epxa1的例子程序
上传时间： 2015-01-27
上传用户：叶山豪
altera epxa1的例子程序
上传时间： 2015-01-27
上传用户：gououo
altera epxa1的例子程序
上传时间： 2014-01-02
上传用户：songyue1991
ise破解\MODELSIM SE V5.5D.zip
上传时间： 2014-08-25
上传用户：youke111
