研究基于IP 无线网络中精细粒度可伸缩性( FGS) 视频的传输。基于包交换的IP 无线网络通常由两段链路组成: 有线链路和无线链路。为了处理这种混合网络中不同类型数据包的丢失情况, 对FGS 视频增强层数据运用了一个具有比特平面间不平等差错保护(BPUEP) 的多乘积码前向纠错(MPFEC) 方案进行信道编码。对FGS 增强层每一个比特平面(BP) , 在传输层, 采用里德—索罗蒙码(RS) 提供比特平面间的保护; 而在链路层, 则运用循环冗余校验码(CRC) 串联率兼容穿孔卷积码(RCPC) 提供数据包内保护。还提出了一个率失真优化的信源—信道联合编码的码率配置方案, 仿真结果显示出该方案在提高接收端视频质量方面的优势。
上传时间： 2013-11-14
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从LVS的通用体系结构入手，分析了IPVS软件的工作原理，讨论了三种IP负载均衡技术；在分析网络地址转换方法（VS/NAT）的缺点和网络服务的非对称性的基础上，给出了通过IP隧道实现虚拟服务器的方法VS/TUN，和通过直接路由实现虚拟服务器的方法VS/DR，极大地提高了系统的可伸缩性。该技术为建立和维护大型网络服务具有实际应用价值和指导意义。
上传时间： 2013-11-20
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无MCU的USB2.0设备控制器IP设计与验证
上传时间： 2013-10-27
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介绍一款基于SOPC的TFT-LCD触控屏控制器IP核的设计与实现。采用Verilog HDL作控制器的模块设计，并用ModelSim仿真测试，验证其正确性；利用嵌入式SOPC开发工具，在开发板上完成触控屏显示驱动及其控制模块的系统设计，给出系统硬、软件设计，实现TFT-LCD触控屏彩条显示。这款触控屏控制器IP核具备较强的通用性和兼容性，具有一定的使用范围和应用价值。
上传时间： 2013-12-24
上传用户：sdq_123
PCI总线是目前最为流行的一种局部性总线 通过对PCI总线一些典型功能的分析以及时序的阐述，利用VetilogHDL设计了一个将非PCI功能设备转接到PC1总线上的IP Core 同时，通过在ModeISim SE PLUS 6．0 上运行测试程序模块，得到了理想的仿真数据波形，从软件上证明了功能的实现。
上传时间： 2014-12-30
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介绍了SoPC（System on a Programmable Chip）系统的概念和特点，给出了基于PLB总线的异步串行通信（UART）IP核的硬件设计和实现。通过将设计好的UART IP核集成到SoPC系统中加以验证，证明了所设计的UART IP核可以正常工作。该设计方案为其他基于SoPC系统IP核的开发提供了一定的参考。
上传时间： 2013-11-12
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IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-10-20
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7.4 基于IP CORE的BLOCK RAM设计修改稿。
上传时间： 2013-11-07
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定制简单LED的IP核的设计源代码
上传时间： 2013-10-19
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这一节的目的是使用XPS为ARM PS 处理系统 添加额外的IP。从IP Catalog 标签添加GPIO，并与ZedBoard板子上的8个LED灯相连。当系统建立完后，产生bitstream，并对外设进行测试。本资料为源代码，原文设计过程详见：【 玩转赛灵思Zedboard开发板（4）：如何使用自带外设IP让ARM PS访问FPGA？】 硬件平台：Digilent ZedBoard 开发环境：Windows XP 32 bit 软件： XPS 14.2 +SDK 14.2
上传时间： 2013-11-06
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