A率/u率 压缩与解压缩的IP核，。 # 由AHDL语言写成，可在MaxplusII和QuartusII中使用，源代码加密。
标签： A率 解压 IP核
上传时间： 2015-06-19
上传用户：aysyzxzm
本文件是altera公司fpga的IP核，从国外网站下载的免费源码。
标签： altera fpga
上传时间： 2015-06-20
上传用户：qw12
ATA接口的IP核,经过量产的验证,已经在quartus5.1下编译通过了.
标签： quartus ATA 5.1 接口
上传时间： 2014-01-17
上传用户：xz85592677
DMA的控制器的IP核,和ATA控制器配合,可以实现DMA方式高速传输数据.
标签： DMA ATA 控制器 IP核
上传时间： 2014-05-30
上传用户：zhaiyanzhong
关于FPGA的一些常识及含IP核的VHDL设计源代码。
标签： FPGA VHDL 常识 IP核
上传时间： 2013-12-11
上传用户：xmsmh
VHDL中IP核之参数化触发器中文使用介绍
标签： VHDL IP核 参数 触发器
上传时间： 2014-01-16
上传用户：宋桃子
VHDL中IP核之参数化加减法器中文使用介绍
标签： VHDL IP核 参数 减法器
上传时间： 2014-01-15
上传用户：cursor
完整的用VERILOG语言开发的USB2.0 IP核源代码，包括文档、仿真文件
标签： VERILOG USB 2.0 IP核
上传时间： 2015-07-09
上传用户：维子哥哥
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则 asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库 的模块，仿真时该文件也要加入工程。
标签： ip IP核 生成器 比较
上传时间： 2014-01-05
上传用户：顶得柱
Xilinx FPGA 的IP核，实现FFT功能的
标签： Xilinx FPGA IP核
上传时间： 2013-12-12
上传用户：han_zh
