虫虫首页| 资源下载| 资源专辑| 精品软件
登录| 注册

IP核

IP核就是知识产权核或知识产权模块的意思，在EDA技术开发中具有十分重要的地位。美国著名的Dataquest咨询公司将半导体产业的IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。IP主要分为软IP、固IP和硬IP。软IP是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品——掩膜。[1]

  • 基于FPGA的DDS IP核设计方案

    以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。

    标签： FPGA DDS IP核 设计方案

    上传时间： 2013-11-06

    上传用户：songkun

  • 基于SOPC的触控屏控制器IP核设计

    介绍一款基于SOPC的TFT-LCD触控屏控制器IP核的设计与实现。采用Verilog HDL作控制器的模块设计，并用ModelSim仿真测试，验证其正确性；利用嵌入式SOPC开发工具，在开发板上完成触控屏显示驱动及其控制模块的系统设计，给出系统硬、软件设计，实现TFT-LCD触控屏彩条显示。这款触控屏控制器IP核具备较强的通用性和兼容性，具有一定的使用范围和应用价值。

    标签： SOPC IP核 触控屏控制器

    上传时间： 2013-12-24

    上传用户：sdq_123

  • 基于SOPC技术的异步串行通信IP核的设计

    介绍了SoPC（System on a Programmable Chip）系统的概念和特点，给出了基于PLB总线的异步串行通信（UART）IP核的硬件设计和实现。通过将设计好的UART IP核集成到SoPC系统中加以验证，证明了所设计的UART IP核可以正常工作。该设计方案为其他基于SoPC系统IP核的开发提供了一定的参考。

    标签： SOPC IP核 异步串行通信

    上传时间： 2013-11-12

    上传用户：894448095

  • 如何仿真IP核(建立modelsim仿真库完整解析)

    　　IP核生成文件：（Xilinx/Altera 同） 　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。

    标签： modelsim 仿真 IP核 仿真库

    上传时间： 2013-10-20

    上传用户：lingfei

  • 定制简单LED的IP核的设计源代码

    定制简单LED的IP核的设计源代码

    标签： LED 定制 IP核 源代码

    上传时间： 2013-10-19

    上传用户：gyq

  • 基于Quartus II免费IP核的双端口RAM设计实例

    　　QuartusII中利用免费IP核的设计 　　作者：雷达室 　　以设计双端口RAM为例说明。 　　Step1：打开QuartusII，选择File—New Project Wizard，创建新工程，出现图示对话框，点击Next；

    标签： Quartus RAM IP核 双端口

    上传时间： 2013-10-18

    上传用户：909000580

  • 基于FPGA的GPIB接口IP核的研究与设计

    基于FPGA的GPIB接口IP核的研究与设计

    标签： FPGA GPIB 接口 IP核

    上传时间： 2013-10-19

    上传用户：wudu0932

  • ISE新建工程及使用IP核步骤详解

    ISE新建工程及使用IP核步骤详解

    标签： ISE IP核 工程

    上传时间： 2015-01-01

    上传用户：liuxinyu2016

  • 基于FPGA的DDS IP核设计方案

    以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。

    标签： FPGA DDS IP核 设计方案

    上传时间： 2013-12-22

    上传用户：forzalife

  • 如何仿真IP核(建立modelsim仿真库完整解析)

    　　IP核生成文件：（Xilinx/Altera 同） 　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。

    标签： modelsim 仿真 IP核 仿真库

    上传时间： 2013-11-02

    上传用户：谁偷了我的麦兜

虫虫下载站版权所有 京ICP备2021023401号-1