LED显示屏是LED点阵模块或者像素单元组成的平面显示屏幕。自从诞生以来，以其亮度高、视角广、寿命长、性价比高的特点，在交通、广告、新闻发布、体育比赛、电子景观等领域得到了广泛应用。 LED显示屏控制器作为控制LED屏显示图像、数据的关键，是整个LED视频显示系统的核心。本文研究的是对全彩色同步LED屏的控制，控制LED屏同步显示在上位机显示系统中某固定位置处的图像。根据已有的LED显示屏及其驱动器的特点，提出了一种可行的方案并进行了设计。系统主要分为两个部分：视频信号的获取，视频信号的处理。 经过分析比较，决定从显卡的DVI接口获得视频源，视频源经过DVI解码芯片TFP401A的解码后，可以获得图像的数字信息，这些信息包括红、绿、蓝三基色的数据以及行同步、场同步、使能等控制信号。这些信号将在视频信号处理模块中被使用。 信号处理模块在接收视频信号源后，对数据进行处理，最后输出数据给驱动电路。在信号处理模块中，采用了可编程逻辑器件FPGA来完成。可编程逻辑器件具有高集成度、高速度、高可靠性、在线可编程（ISP）等特点，所以特别适合于本设计。利用FPGA的可编程性，在FPGA内部划分了各个小模块，各小模块中通过少量的信号进行联系，这样就将比较大的系统转化成许多小的系统，使得设计更加简单，容易验证。本文分析了驱动电路所需要的数据的特点，全彩色灰度级的实现方式，决定把系统划分为视频源截取、RGB格式转化、位平面分离、读SRAM地址发生器、写SRAM地址发生器、读写SRAM选择控制器、灰度实现等模块。 最后利用示波器和SignalTap II逻辑分析仪等工具，对系统进行了联合调试。改进了时序、优化了布局布线，使得系统性能得到了良好的改善。 在分析了所需要的资源的基础上，课题决定采用Altera的Cyclone EP1C12 FPGA设计视频信号处理模块，在Quartus II和modelsim平台下，用Verilog HDL语言开发。
上传时间： 2013-05-19
上传用户：玉箫飞燕
现代通信朝着全网IP化的进程逐步发展，越来越多的通信需要IP路由查找；同时光纤技术的发展，使得比特速率达到了20Gbps，路由技术成了整个通信系统的瓶颈，迫切需要一种具有高查找性能，低成本的路由算法，能够适应大规模应用。 本文研究了一种高性能、低成本的路由算法。在四分支并行路由查找算法的基础上，实现了双分支并行，每个分支流水查找的16-8-8路由算法。该算法由三级表构成，长度小于16的前缀通过扩展成为长度16的前缀存储在第一级表中；长度小于24位的前缀通过扩展成为长度24的前缀存储在前两级表中；长度大于24的前缀则通过专门的存储空间进行存储。将IP路由的二维查找转化为一维精确查找，每次查找最多访问存储器3次，就可以查得下一跳的路由信息。使用Verilog语言实现了本文提出的算法，并对算法进行了功能仿真。为了实现低成本，该算法采用了FPGA和SSRAM的硬件结构实现。 功能仿真表明本文设计的算法查找速度能适应20Gbps的接口转发速率。
上传时间： 2013-04-24
上传用户：金宜
Scaler是平板显示器件(FPD，Flat Panel Display)中的重要组成部分，它将输入源图像信号转换成与显示屏固定分辨率一致的信号，并控制其显示在显示屏上。本文在研究图像缩放算法和scaler在FPD中工作过程的基础上，采用自上而下(Top-down)的设计方法，给出了scaler的设计及FPGA验证。该scaler支持不同分辨率图像的缩放，且缩放模式可调，也可以以IP core的形式应用于相关图像处理芯片中。 图像缩放内核是scaler的核心部分，它是scaler中的主要运算单元，完成图像缩放的基本功能，它所采用的核心算法以及所使用的结构设计决定着缩放性能的优劣，也是控制芯片成本的关键。因此，本文从缩放内核的结构入手，对scaler的总体结构进行了设计；通过对图像缩放中常用算法的深入研究提出了一种新的优化算法——矩形窗缩放算法，并对其计算进行分析和简化，降低了计算的复杂度。FPGA设计中，采用列缩放与行缩放分开处理的结构，使用双口RAM作为两次缩放间的数据缓冲区。使用这种结构的优势在于：行列缩放可以同时进行，数据处理的可靠性高、速度快：内核结构简单明了,数据缓冲区大小合适，便于设计。此外，本文还介绍了其他辅助模块的设计，包括DVI接口信号处理模块、缩放参数计算与控制模块以及输出信号检测与时序滤波模块。 本设计使用Verilog HDL对各模块进行了RTL级描述，并使用Quartus II7.2进行了逻辑仿真，最后使用Altera公司的FPGA芯片来进行验证。通过逻辑验证和系统仿真，证明该scaler的设计达到了预期的目标。对于不同分辨率的图像，均可以在显示屏上得到稳定的显示。
上传时间： 2013-05-30
上传用户：xiaowei314
对弓网故障的检测是当今列车检测的一项重要任务。原始故障视频图像具有极大的数据量，使实时存储和传输故障视频图像极其困难。由于视频的数据量相当大，需要采用先进的视频编解码协议进行处理，进而实现检测现场的实时监控。 @@ H．264/AVC(Advanced Video Coding)作为MPEG-4的第10部分，因其具有超高的压缩效率、极好的网络亲和性，而被广泛研究与应用。H．264/AVC采用了先进的算法，主要有整数变换、1/4像素精度插值、多模式帧间预测、抗块效应滤波器和熵编码等。 @@ 本文使用硬件描述语言Verilog，以红色飓风 II开发板作为硬件平台，在开发工具QUARTUSII 6．0和MODELSIM_SE 6．1B环境中完成软核的设计与仿真验证。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作为核心芯片，实现视频图像采集、存储、显示以及实现H．264/AVC部分算法的基本系统。 @@ FPGA以其设计灵活、高速、具有丰富的布线资源等特性，逐渐成为许多系统设计的首选，尤其是与Verilog和VHDL等语言的结合，大大变革了电子系统的设计方法，加速了系统的设计进程。 @@ 本文首先分析了FPGA的特点、设计流程、verilog语言等，然后对静态图像及视频图像的编解码进行详细的分析，比如H．264/AVC中的变换、量化、熵编码等：并以JM10．2为平台，运用H．264/AVC算法对视频序列进行大量的实验，对不同分辨率、量化步长、视频序列进行编解码以及对结果进行分析。接着以红色飓风II开发板为平台，进行视频图像的采集存储、显示分析，其中详细分析了SAA7113的配置、CCD信号的A/D转换、I2C总线、视频的数字化ITU-R BT．601标准介绍及视频同步信号的获取、基于SDRAM的视频帧存储、VGA显示控制设计；最后运用verilog语言实现H．264/AVC部分算法，并进行功能仿真，得到预计的效果。 @@ 本文实现了整个视频信号的采集存储、显示流程，详细研究了H．264/AVC算法，并运用硬件语言实现了部分算法，对视频编解码芯片的设计具有一定的参考价值。 @@关键词：FPGA；H．264/AVC；视频；verilog；编解码
上传时间： 2013-04-24
上传用户：啦啦啦啦啦啦啦
近红外光谱法是血液成分无创检测方法中的热点，也是取得成果最多的方法之一。但是，个体差异和测量条件是影响近红外光谱血液成分无创检测的一个较突出的问题。而动态光谱法就是针对这个问题而提出的一种全新的近红外无创血液成分浓度检测方法。它从原理上消除了个体差异和测量条件等对光谱检测的影响，为基于近红外光谱法的血液成分无创检测方法进入临床应用去除了一个较为关键的障碍。因此，本文根据动态光谱检测原理设计了基于FPGA的动态光谱数据采集系统。 在分析了动态光谱数据采集系统的性能要求后，采用DALSA的高性能线阵CCD IL-C6-2048C作为光电转换器件；根据CCD输出数据的高速度和信号微弱及含有噪声等特点，选用了高速、高精度、并带有相关双采样芯片的图像处理芯片AD9826作为模数转换器件；以FPGA及其内嵌的NIOSⅡ处理器作为核心控制器，并用LabVIEW对采集得到的数据进行显示。 在FPGA中，利用Verilog HDL语言编写了CCD和AD9826的控制时序；利用两块双口RAM组成乒乓操作单元，实现高速数据的缓存，避免利用NiosⅡ处理器直接读取时的频繁中断。将NIOSⅡ处理器系统嵌入到FPGA中，实现整个系统的管理。NiOSⅡ处理器利用中断方式读取缓存单元中的数据、经对数变换后传递给计算机。其中缓存数据的读取及对数变换均采用自定义组件的方式将硬件单元添加到NIOSⅡ系统中，编程时直接调用。NIOSⅡ系统通过串口将处理后的数据传递给LabVIEW， LabVIEW对数据简单处理后显示，以实时观察采样数据是否正确。 最后对系统进行了实验测试，实验结果表明，系统能够很好的采集并显示数据，能够初步完成光信号的检测。
上传时间： 2013-04-24
上传用户：luyanping
高速、高精度已经成为伺服驱动系统的发展趋势，而位置检测环节是决定伺服系统高速、高精度性能的关键环节之一。光电编码器作为伺服驱动系统中常用的检测装置，根据结构和原理的不同分为增量式和绝对式。本文从原理上对增量式光电编码器和绝对式光电编码器做了深入的分析，通过对比它们的特性，得出了绝对式光电编码器更适合高速、高精度伺服驱动系统的结论。 绝对式光电编码器精度高、位数多的特点决定其通信方式只能采取串行传输方式，且由相应的通信协议控制信息的传输。本文首先针对编码器主要生产厂商日本多摩川公司的绝对式光电编码器，深入研究了通信协议相关的硬件电路、数据帧格式、时序等。随后介绍了新兴的电子器件FPGA及其开发语言硬件描述语言Verilog HDL，并对基于FPGA的绝对式编码器通信接口电路做了可行性的分析。在此基础上，采用自顶向下的设计方法，将整个接口电路划分成发送模块、接收模块、序列控制模块等多个模块，各个模块采用Verilog语言进行描述设计编码器接口电路。最终的设计在相关硬件电路上实现。最后，通过在TMS320F2812伺服控制平台上编写的硬件驱动程序验证了整个设计的各项功能，达到了设计的要求。
上传时间： 2013-07-11
上传用户：snowkiss2014
近年来，瓦斯事故在煤矿生产事故中所占比例越来越高，给矿工的生产生活带来了极大的灾难，必须加强对瓦斯的监测监控，避免瓦斯爆炸事故。因此对瓦斯气体进行快速、实时检测对于煤矿安全生产及环境保护有特别重要的意义。便携式甲烷检测报警仪是各国应用最早最普遍的一种甲烷浓度检测仪表，可随时检测作业场所的甲烷浓度，也可使用甲烷传感器对甲烷浓度进行连续实时地监测。大体上当前应用的便携式甲烷检测仪器，按检测原理分为光学甲烷检测仪、热导型甲烷检测仪、热催化型甲烷检测报警仪、气敏半导体式甲烷检测仪等几种。 光干涉甲烷检测仪性能稳定、使用寿命长，测量准确，是我国煤矿主要的便携式甲烷检测仪器。但现有的光干涉甲烷检测仪存在自动化程度低、测量方法繁琐、读数不直观，人为误差较大、不能存储数据等缺点。为此本文在干涉型甲烷检测仪实现的原理上提出利用线阵型电荷耦合器件(CCD)对干涉条纹进行非接触式的自动测量，获得条纹信息，通过CCD驱动、高速模数转换、数据采集等关键技术，实现了干涉条纹位移的精确测量，由单片机对量化后的测量信号进行智能处理，数字化显示甲烷含量的测量结果。 光干涉甲烷检测的关键是对干涉条纹中白基线以及黑色条纹位置的检测，本设计采用线阵CCD成像获取条纹信息判别其位置。CCD是一种性能独特的半导体光电器件，近年来在摄像、工业检测等科技领域里得到了广泛的应用。将CCD技术应用于位置测量可以实现高精度和非接触测量的要求；运用FPGA实现CCD芯片的驱动具有速度快、稳定高等优点：模数转换之后的数据没有采用专用存储芯片进行存储，而采用FPGA硬件开发平台和Verilog HDL硬件描述语言编写代码实现数据采集模块系统，同时提高数据采集精准度，既降低成本又提高了存储效率。 本文设计的新系统使用方便、精度高、数据可储存，克服了传统光干涉甲烷检测仪的缺点，技术指标和功能都得到较大改善。
上传时间： 2013-06-08
上传用户：jogger_ding
本文论述了嵌入式TCP/IP协议栈的实现，介绍了TCP/IP协议栈的原理，以及硬线实现TCP/IP协议栈的意义和应用。 第一章为绪论，介绍论文研究的目的、内容、意义和国内外研究发展的现状。 第二章介绍FPGA设计的流程和Verilog HDL设计语言。着重介绍了FPGA的代码输入、编译、综合、仿真和下载等等步骤，并且介绍了FPGA设计中使用到的EDA软件。介绍了Verilog HDL语言的起源，以及Verilog HDL语言的优缺点，并与VHDL语言进行了简单的比较。 第三章介绍嵌入式系统要实现的经过剪裁的TCP/IP协议栈的内容。着重介绍了要实现的TCP/IP协议栈的子协议，包括TCP协议、UDP协议、IP协议、ARP协议、ICMP协议。在介绍这些协议的时候，介绍了这些协议的工作原理，以及这些协议要用到的报文的格式。 第四章介绍实现剪裁的TCP/IP协议栈的实现，具体介绍的经过剪裁的TCP/IP各个模块的设计工作。这个部分着重介绍各个模块的设计方法，实现各个模块的过程。在设计完这些模块后，对这些模块的仿真进行了仿真。 第五章是全文的总结，概括了作者在这次毕业设计中的主要工作和课题的意义，同时指出了进一步工作的方向和需要解决的问题。
上传时间： 2013-07-04
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本论文设计了一种基于FPGA的高速FIR数字滤波器,滤波器实现低通滤波,截止频率为1MHz,通带波纹小于1 dB,阻带最大衰减为-40 dB,输入输出数据为8位二进制,采样频率为10MHz。 论文首先简要介绍了数字滤波器的基本原理和线性FIR数字滤波器的性质、结构,根据滤波器的性能要求选择窗函数、确定系数,在算法上为了满足数字滤波器的要求,对系数放大512倍并取整,并用Matlab对数字滤波器原理进行了证明。同时简述了EDA技术和FPGA设计流程。 其次,论文说明了FIR数字滤波器模块的划分,并用Verilog语言在Modelsim环境下进行了功能测试。对于数字滤波器系数中的-1,-2,4这些简单的系数乘法直接进行移位和取反,可以极大的节省资源和优化设计。而对普通系数乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速实现了乘积的运算；另外,在本设计进行部分积累加时,采用舍取冗余位,主要是根据设计时已对系数进行了放大,而输出时又要将结果相应的缩小,所以在累加时,提前对部分积缩小,从而减少了运算量,从时间和资源上都得到了优化。 论文的最后分别用Modelsim和Quartus II进行了FIR数字滤波器的前仿真和后仿真,将仿真的结果和Matlab中原理验证时得到的理想值进行了比较,并对所产生的误差进行了分析。仿真结果表明：本16阶FIR数字滤波器设计能够实现截止频率为1MHz的低通滤波,并且工作频率可达150MHz以上。
上传时间： 2013-05-24
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直接数字频率合成(DDS)是七十年代初提出的一种新的频率合成技术，其数字结构满足了现代电子系统的许多要求，因而得到了迅速的发展。现场可编程门阵列器件(FPGA)的出现，改变了现代电子数字系统的设计方法，提供了一种全新的设计模式。本论文结合这两项技术，并利用单片机控制灵活的特点，开发了一种双通道波形发生器。在实现过程中，选用了Altera公司的EP1C6Q240C8芯片作为产生波形数据的主芯片，充分利用了该芯片的超大集成性和快速性。在控制芯片上选用ATMAL的AT89C51单片机作为控制芯片。本设计中，FPGA芯片的设计和与控制芯片的接口设计是一个难点，本文利用Altera的设计工具Quartus Ⅱ并结合Verilog-HDL语言，采用硬件编程的方法很好地解决了这一问题。 本文首先介绍了波形发生器的研究背景和DDS的理论。然后详尽地叙述了用EP1C6Q240C8完成DDS模块的设计过程，这是设计的基础。接着分析了整个设计中应处理的问题，根据设计原理就功能上进行了划分，将整个仪器功能划分为控制模块、外围硬件、FPGA器件三个部分来实现。然后就这三个部分分别详细地进行了阐述。并且通过系列实验，详细地分析了该波形发生器的功能、性能、实现和实验结果。最后，结合在设计中的一些心得体会，提出了本设计中的一些不足和改进意见。通过实验说明，本设计达到了预定的要求，并证明了采用软硬件结合，利用FPGA实现基于DDS架构的双路波形发生器是可行的。
上传时间： 2013-06-09
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