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EV-DO

EVDO(EV-DO)实际上是三个单词的缩写:Evolution(演进)、DataOnly。其全称为:CDMA20001xEV-DO,是CDMA20001x演进(3G)的一条路径的一个阶段。这一路径有两个发展阶段,第一阶段叫1xEV-DO,即“DataOnly”,它可以使运营商利用一个与IS-95或CDMA2000相同频宽的CDMA载频就可实现高达2.4Mbps的前向数据传输速率,已被国际电联ITU接纳为国际3G标准,并已具备商用化条件。第二阶段叫1xEV-DV。1xEV-DV意为“DataandVoice”,它可以在一个CDMA载频上同时支持话音和数据。
  • EW430-EV-WEB-5403.EXE

    EW430-EV-web-5403.exe

    标签: 光电 产品目录 激光配件

    上传时间: 2013-05-20

    上传用户:eeworm

  • EWARM-EV-WEB-511

    EWARM-EV-WEB-511

    标签: 国巨 电阻

    上传时间: 2013-07-30

    上传用户:eeworm

  • 两轮电动车辆电驱动控制系统研究.rar

    论文针对两轮电动车辆(EV)用稀土永磁(REPM)无刷同步电动机(SM),分别进行了正弦波和方波两种工作方式下的控制技术研究。论文在全面分析正弦波和方波无刷电机工作原理、调速控制方法及其性能特点的基础上,分别对36VDC电动自行车和96VDC电动摩托车用稀土永磁无刷同步电动机进行了正弦波、方波驱动系统的构建和控制电路设计。 论文采用高集成度智能专用芯片与廉价的EEPROM配合作为核心控制单元,生成稳定的SPWM脉冲信号,构成36VDC正弦波驱动系统,其外围电路简单紧凑,克服了传统SPWM信号产生方法中微处理机程序容易“跑飞”和模拟系统复杂的缺陷。同时,采用专用PWM调制芯片和硬件逻辑器件构成96VDC方波驱动系统,采用宽范围输入电压的开关电源实现系统的控制供电,将直流电机系统常用的电流截止负反馈电路引入无刷电机驱动系统中,提高了大功率方波驱动系统的可靠性,其原理样机性能稳定,负载电流可达30A。 两种系统测试结果分析对比表明:相同结构的稀土永磁无刷同步电动机,采用正弦波或方波驱动控制各有利弊。正弦波驱动采用变频调速,电机运行平稳,利用弱磁调速,还可实现超高速恒功率运行,但易于失步;而方波驱动采用PWM调压调速,电机则具有良好的控制特性,机械特性较硬,起动转矩大,车辆提速快,适于爬坡,但转矩脉动较大。 综上所述,采用方波驱动更适合于两轮电动车辆的运行特点,论文介绍的方波驱动系统在电动车辆应用领域有着较好的发展前景。

    标签: 电动车辆 驱动控制 系统研究

    上传时间: 2013-04-24

    上传用户:yangbo69

  • 双电机独立驱动电动车稳定性控制研究与试验车设计

    论文根据系统具体控制对象将多电机独立驱动电动车的操稳性控制划分为间接稳定性控制与直接稳定性控制两大类,前者以优化车轮和路面的相对运动为目标;而后者直接以整车运动状态参量为调节对象.针对双电机前轮驱动EV,提出了基于自由轮转速信息的驱动防滑控制.分析了汽车转向过程的差速动力学原理,在Ackermann-Jeantand转向侧几何模型下讨论了理想差速过程中车轮驱/制动转矩变化应满足的条件.根据上述分析提出了一种双模式转矩分配电子差速器设计思路.分析了直接横摆力偶矩的产生与简化的转矩分配方法.基于零侧偏理想模型设计了双电机EV的前馈直接横摆力偶矩控制器并进行数值仿真,结果显示该方法能一定程度改善操稳性,但控制效果受系统非线性影响较大.提出应用隐模型跟踪最优控制理论的DYC控制策略,设计了控制器并进行仿真计算,证明此控制方法能在降低质心侧偏的同时保证横摆角速度响应的稳定、平滑、快速,并能适应不同路面情况.通过仿真讨论前驱动或后驱动布局与DYC控制效果的关系以及系统对汽车质心参数变化的适应性.设计并改装了双电机前轮独立驱动试验车.初步试车中该车转向与加速皆运行良好,以此为基础未来可进行控制策略实车测试.

    标签: 电机 独立 控制研究 电动车

    上传时间: 2013-04-24

    上传用户:LSPSL

  • serial_COM

    串口通讯大师源代码,相互学习嘛,蛮不错的rs232调试程序-Serial communication master source code and learn from each other do

    标签: serial_COM

    上传时间: 2013-07-06

    上传用户:zhangjt

  • 基于FPGA的8位增强型CPU设计与验证

    随着信息技术的发展,系统级芯片SoC(System on a Chip)成为集成电路发展的主流。SoC技术以其成本低、功耗小、集成度高的优势正广泛地应用于嵌入式系统中。通过对8位增强型CPU内核的研究及其在FPGA(Field Programmable Gate Arrav)上的实现,对SoC设计作了初步研究。 在对Intel MCS-8051的汇编指令集进行了深入地分析的基础上,按照至顶向下的模块化的高层次设计流程,对8位CPU进行了顶层功能和结构的定义与划分,并逐步细化了各个层次的模块设计,建立了具有CPU及定时器,中断,串行等外部接口的模型。 利用5种寻址方式完成了8位CPU的数据通路的设计规划。利用有限状态机及微程序的思想完成了控制通路的各个层次模块的设计规划。利用组合电路与时序电路相结合的思想完成了定时器,中断以及串行接口的规划。采用边沿触发使得一个机器周期对应一个时钟周期,执行效率提高。使用硬件描述语言实现了各个模块的设计。借助EDA工具ISE集成开发环境完成了各个模块的编程、调试和面向FPGA的布局布线;在Synplify pro综合工具中完成了综合;使用Modelsim SE仿真工具对其进行了完整的功能仿真和时序仿真。 设计了一个通用的扩展接口控制器对原有的8位处理器进行扩展,加入高速DI,DO以及SPI接口,增强了8位处理器的功能,可以用于现有单片机进行升级和扩展。 本设计的CPU全面兼容MCS-51汇编指令集全部的111条指令,在时钟频率和指令的执行效率指标上均优于传统的MCS-51内核。本设计以硬件描述语言代码形式存在可与任何综合库、工艺库以及FPGA结合开发出用户需要的固核和硬核,可读性好,易于扩展使用,易于升级,比较有实用价值。本设计通过FPGA验证。

    标签: FPGA CPU 8位 增强型

    上传时间: 2013-04-24

    上传用户:jlyaccounts

  • 基于DSP的在线式UPS智能监测系统

    ·摘要:  基于DSP的在线式UPS智能监测系统,采用TMS320LF2407A实现.其ADC模块采集UPS现场电压、电流、负载等信息.EV捕获单元捕获市电,逆变器的频率.SCI负责PC机与UPS现场的数据通讯,传送UPS运行情况及参数.带触摸屏的NS320240A实现UPS现场实时监测.并用EEPROM保存记录,由蜂鸣器对异常报警.  

    标签: DSP UPS 智能监测

    上传时间: 2013-07-01

    上传用户:VRMMO

  • H.264白皮书的代码

    ·详细说明:是H.264白皮书的代码,用于视频压缩与解压缩,有一定的利用价值。 文件列表:   h.264标准文档及jm   .................\h.264-avc reference software decoder.doc   .................\h.264-avc reference software encoder.do

    标签: 264 白皮书 代码

    上传时间: 2013-07-08

    上传用户:牛津鞋

  • ewavr511b_full+Keygen

    1.运行IARID.EXE,获取ID号 2.右键编辑"Do it.bat",将其中ID改为IARID.EXE中获取到的ID,注意0x后面5个字符中如果有小写字母需要改为大写,如0x02dt5需要改为0x02DT5; 3.保存该文件,运行后生成一个avrsn.txt文件,在该文件中查找"AVR",对应的序列号及License即为安装时所需注册内容。

    标签: b_full Keygen ewavr 511

    上传时间: 2013-06-12

    上传用户:laozhanshi111

  • Verilog编码中的非阻塞性赋值

      One of the most misunderstood constructs in the Verilog language is the nonblockingassignment. Even very experienced Verilog designers do not fully understand how nonblockingassignments are scheduled in an IEEE compliant Verilog simulator and do not understand whenand why nonblocking assignments should be used. This paper details how Verilog blocking andnonblocking assignments are scheduled, gives important coding guidelines to infer correctsynthesizable logic and details coding styles to avoid Verilog simulation race conditions

    标签: Verilog 编码 非阻塞性赋值

    上传时间: 2013-10-17

    上传用户:tb_6877751