Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
上传时间： 2013-08-01
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Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
上传时间： 2013-04-15
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Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
标签： 数字通信
上传时间： 2013-04-15
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Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
上传时间： 2013-08-01
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Quartus II 9.0软件
上传时间： 2013-05-30
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Quartus II Crack Altera 6.0~11.0
上传时间： 2013-07-23
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本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作为核心器件构成了R-S（255，223）编码系统；利用Quartus II 9.0作为硬件仿真平台，用硬件描述语言Verilog_HDL实现编程，并且通过JTAG接口与EP3C10连接。R-S（Reed-Solomon）码是一类纠错能力很强的特殊的非二进制BCH码，能应对随机性和突发性错误，广泛应用于各种通信系统中和保密系统中。R-S（255，223）码能够检测32字节长度和纠错16字节长度的连续数据错误信息。
标签： CycloneIII RS编码
上传时间： 2013-11-07
上传用户：exxxds
本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作为核心器件构成了R-S（255，223）编码系统；利用Quartus II 9.0作为硬件仿真平台，用硬件描述语言Verilog_HDL实现编程，并且通过JTAG接口与EP3C10连接。R-S（Reed-Solomon）码是一类纠错能力很强的特殊的非二进制BCH码，能应对随机性和突发性错误，广泛应用于各种通信系统中和保密系统中。R-S（255，223）码能够检测32字节长度和纠错16字节长度的连续数据错误信息。
标签： CycloneIII RS编码
上传时间： 2013-10-08
上传用户：yuchunhai1990
VIP专区-嵌入式/单片机编程源码精选合集系列（90）资源包含以下内容：1. 我们公司控制电泳设备运行的程序.2. A04_AD模数转换.3. 常用 ARM 指令集以及汇编语言 描述ARM各种指令寻址方式.4. 一款芯片AT89S51的介绍.5. 步进电机伺服电机控制板简介.6. 混合式步进电机SPWM微步驱动技术的研究.7. 一款步进电机驱动芯片.8. quartus2编译环境 最新的cpld开发环境.9. TG19264A接口程序（AVR模拟方式） 连线图 连线图: LCM------S8515* *LCM----S8515* *LCM-------S8515* *LCM------S8515.10. IC卡读卡器程序．是一个非常好的程序.11. 一款不错的字模软件,可大大节省工程人员的开发时间!很不错哦!.12. LCD多级菜单C51程序 LCD多级菜单C51程序.13. C51四相步进电机驱动 C51四相步进电机驱动.14. 可实现任意一位小数分频,在quartus II中仿真验证通过,输入端N为分频系数的十位数,X为分频系数的个位数..15. 这是我做的可变程放大器.16. EDA技术应用.用QUARTUES II 实现EDA技术实验操作,类似于精典的MAX+PLUS.17. 这个是用VC编的关于LDPC码方面的应用程序,很全的,包括编码译码等方面的仿真.18. oled驱动IC.19. 自适应滤波中128ms回声消除VC6.0程序.20. 嵌入perl开发。关于perl应用的好书。.21. 本课程设计主要解决用CPLD芯片编程.22. T6963C（LCD芯片）操作程序（c）,很好的源程序代码.23. DSPIC30源程序例子文件,需要的可以.24. 一个C51串口通讯程序,学习串口通讯的经典源码..25. 可综合Verilog风格,英文版,50页.初学必读..26. <系统时序基础理论.doc>,9页 虽然简短,但从其文其图及其公式可以看出,是CPLD/FPGA设计的必修课..27. DMX512接收程序.28. 完成ADC对模拟信号进行采样.29. 当AIN0引脚上模拟采样电压高于AIN1上模拟采样电压时.30. 实现10000进制（0000～9999）加/减计数.31. T/C2工作在异步模式下.32. AT90S8535内有512B的EEPROM用于存放数据和表格.33. 本人作的全部ICD2。5 资料.34. pic18f4550 作的USB BULK传输.35. 以实用电子技术为主,内容涵盖电子设计与制作,EDA软件应用,电子工艺,电子元器件等方面,同时它还白日做梦部分设计原文件,譬如原程序,软件流程图,电原理图,等方便大家学习利用.36. 以实用电子技术为主,内容涵盖电子设计与制作,EDA软件应用,电子工艺,电子元器件等方面,同时它还白日做梦部分设计原文件,譬如原程序,软件流程图,电原理图,等方便大家学习利用.37. 以实用电子技术为主,内容涵盖电子设计与制作,EDA软件应用,电子工艺,电子元器件等方面,同时它还白日做梦部分设计原文件,譬如原程序,软件流程图,电原理图,等方便大家学习利用之三.38. 以实用电子技术为主,内容涵盖电子设计与制作,EDA软件应用,电子工艺,电子元器件等方面,同时它还白日做梦部分设计原文件,譬如原程序,软件流程图,电原理图,等方便大家学习利用之四.39. 这是一个点阵电子钟的资料.40. 非常好用的真有效值转换芯片.
标签： 机械设计
上传时间： 2013-06-30
上传用户：eeworm
本论文设计了一种基于FPGA的高速FIR数字滤波器,滤波器实现低通滤波,截止频率为1MHz,通带波纹小于1 dB,阻带最大衰减为-40 dB,输入输出数据为8位二进制,采样频率为10MHz。 论文首先简要介绍了数字滤波器的基本原理和线性FIR数字滤波器的性质、结构,根据滤波器的性能要求选择窗函数、确定系数,在算法上为了满足数字滤波器的要求,对系数放大512倍并取整,并用Matlab对数字滤波器原理进行了证明。同时简述了EDA技术和FPGA设计流程。 其次,论文说明了FIR数字滤波器模块的划分,并用Verilog语言在Modelsim环境下进行了功能测试。对于数字滤波器系数中的-1,-2,4这些简单的系数乘法直接进行移位和取反,可以极大的节省资源和优化设计。而对普通系数乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速实现了乘积的运算；另外,在本设计进行部分积累加时,采用舍取冗余位,主要是根据设计时已对系数进行了放大,而输出时又要将结果相应的缩小,所以在累加时,提前对部分积缩小,从而减少了运算量,从时间和资源上都得到了优化。 论文的最后分别用Modelsim和Quartus II进行了FIR数字滤波器的前仿真和后仿真,将仿真的结果和Matlab中原理验证时得到的理想值进行了比较,并对所产生的误差进行了分析。仿真结果表明：本16阶FIR数字滤波器设计能够实现截止频率为1MHz的低通滤波,并且工作频率可达150MHz以上。
上传时间： 2013-05-24
上传用户：qiaoyue
