标准PC机键盘的C51程序
上传时间： 2013-10-23
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工程项目-速度显示器制作标准
上传时间： 2013-10-31
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DP-51PROD单片机教学实验仪是广州致远电子有限公司09年生产的一款单片机教学产品。是一套设计独特、功能强大的单片机、CPLD、FPGA学习开发工具。DP-51PROD单片机教学实验仪向用户提供了丰富的外围器件和接口，整个产品由多个功能模块构成，各个功能模块之间相互独立，分布在11块电路板上。不仅包含LED、数码管、按键、蜂鸣器、直流电机、步进电机、AD、DA、LCD、实时时钟等基本模块帮助初学者入门，又包含温度采集、湿度采集、红外收发、CAN总线、收音机、语音模块、非接触式IC卡等复杂模块，为用户产品开发提供了平台。是学校教学、个人学习、公司产品开发的好帮手。
上传时间： 2013-11-04
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MCP3905/6 电能表集成电路（Intergrated Circuits，IC）为单相家用电表设计提供有功功率测量。这些器件包含符合国际电工委员会（International Electrotechnical Commission，IEC）所要求的特性，如空载门限和启动电流。此外， MCP3905/6 电表参考设计还给出了根据IEC标准的要求通过EMC抗干扰的系统级设计的例子。 本应用笔记中使用的电表参考设计演示板进行了IEC 认证要求的EMC 测试。这些测试由第三方进行，测试结果见本应用笔记的末尾。
上传时间： 2013-10-17
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给出了一种标准硬件汉字库的生成方法，介绍了硬字库中字模的结构，给出了由汉字机内码求字模首地址的计算方法。结合通用的液晶显示控制器KS0108，分析了其显示RAM的结构，根据其与字库字模结构的不同，给出了用51单片机汇编语言编写的字模转换子程序。
上传时间： 2013-10-17
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DPM-S PROFIBUS嵌入式从站模块适用于自主开发PROFIBUS-DP从站设备，且不需要掌握PROFIBUS-DP相关理论知识，通过修改几行必要的代码就可以方便的将您的设备接入PROFIBUS网络。DPM-S系列模块提供一个全隔离PROFIBUS通讯接口，支持高达12Mbps通讯速率，隔离电压达DC 3000V，并集成增强的ESD保护，可以保护用户设备在网络中可靠工作。用户可以通过串行UART/SPI接口，或并行总线接口来访问DPM-S系列模块，实现高速实时的数据传输。
标签： PROFIBUS-DP 通讯模块
上传时间： 2014-12-28
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3.1 总线与接口概述 3.1.1 总线和接口及其标准的概念 总线：是在模块和模块之间或设备与设备之间的一组进行互连和传输信息的信号线，信息包括指令、数据和地址。 总线标准 指芯片之间、扩展卡之间以及系统之间，通过总线进行连接和传输信息时，应该遵守的一些协议与规范。 接口标准 外设接口的规范，涉及接口信号线定义、信号传输速率、传输方向和拓扑结构，以及电气特性和机械特性等多个方面。 3.1.2 总线的分类 1) 按总线功能或信号类型划分为： 数据总线：双向三态逻辑，线宽表示了总线数据传输的能力。地址总线：单向三态逻辑，线宽决定了系统的寻址能力。控制总线：就某根来说是单向或双向。控制总线最能体现总线特点，决定总线功能的强弱和适应性。2) 按总线的层次结构分为： CPU总线：微机系统中速度最快的总线，主要在CPU内部，连接CPU内部部件，在CPU周围的小范围内也分布该总线，提供系统原始的控制和命令。局部总线：在系统总线和CPU总线之间的一级总线，提供CPU和主板器件之间以及CPU到高速外设之间的快速信息通道。系统总线：也称为I/O总线，是传统的通过总线扩展卡连接外部设备的总线。由于速度慢，其功能已经被局部总线替代。通信总线：也称为外部总线，是微机与微机，微机与外设之间进行通信的总线。3.1.3 总线的主要性能参数1．总线频率：MHz表示的工作频率，是总线速率的一个重要参数。2．总线宽度：指数据总线的位数。3．总线的数据传输率 总线的数据传输率=(总线宽度/8位)×总线频率 例：PCI总线的总线频率为33.3MHz，总线宽度为64位的情况下，总线数据传输率为266MB/s 。
上传时间： 2013-11-17
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TMS320F28335 SCI基于RS－422标准的应用
上传时间： 2013-10-26
上传用户：digacha
XAPP520将符合2.5V和3.3V I/O标准的7系列FPGA高性能I/O Bank进行连接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上传时间： 2013-11-19
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针对固定码长Turbo码适应性差的缺点，以LTE为应用背景，提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长，平衡译码性能和系统时延。方案采用“自顶向下”的设计思想和“自底而上”的实现方法，对 Turbo编译码系统模块化设计后优化统一，经时序仿真验证后下载配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。测试结果表明，系统运行稳健可靠，并具有良好的移植性；集成化一体设计，为LTE标准下Turbo码 ASIC的开发提供了参考。
上传时间： 2013-10-28
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