DCM

数据通信模块DCM是汽车上使用的网络通信功能模块，只要轻轻一按即可联机，使用户享受高速通讯，不须考虑登入时间及传输量，而且DCM在中断时具有自动联机功能，比如车在过隧道的时候。

飞利浦绿色电源集成电路选型资料

　　IC 特色 : 　　˙ 半谐振模式之 ZVS零电压切换 , 能有效降低切换损失 , 提高效率 , 并具展频功能 , 改善EMI . 　　˙ 轻 / 重载的 Duty Factor 皆在 CCM 与 DCM 边缘 , 是最能发挥次级 "同步整流" 效率的一种工作模式 . 　　˙ 空载时进入 Cycle Skipping ( Typical 0.3W ) , 有效达成环保规範 . 　　˙ 内建 "LEB前缘遮没" 功能 , 避免电流迴授失真 . 　　˙ 能随输入电压变化 , 自动补偿 OPP过功率保护点 . 　　˙ 精密的 OVP 过压保护点可自行设定 . 　　˙ 完整的保护功能 : OVP过压保护 , OCP过流保护 , OPP过载保护 , 　　SWP线圈短路保护 , SCP输出短路保护 , OTP过温度保护 .

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上传时间： 2014-12-24

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反激式开关电源设计的思考三(磁芯的选取)

在DCM状态下选择：Uin－电源输入直流电压Uinmin－电源输入直流电压最小值D－占空比Np－初级绕组匝数Lp－初级绕组电感量Ae－磁芯有效面积Ip－初级峰值电流f－开关频率Ton－开关管导通时间I－初级绕组电流有效值η－开关电源效率J－电流密度

标签： 反激式开关电源设计磁芯

上传时间： 2013-12-16

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Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

标签： Xilinx FPGA 全局时钟资源

上传时间： 2014-01-01

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Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

标签： Xilinx FPGA 全局时钟资源

上传时间： 2013-11-20

上传用户：563686540
具有读取医学文件dicom

具有读取医学文件dicom，后缀为.DCM。毒气候并转化为bmp格式并显示出来

标签： dicom 读取

上传时间： 2013-12-03

上传用户：上善若水
DDR SDRAM控制器的VHDL源代码

DDR SDRAM控制器的VHDL源代码，含详细设计文档。 The DDR, DCM, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Clock Manager (DCM) provides the required Delay Locked Loop (DLL), Digital Phase Shift (DPS), and Digital Frequency Synthesis (DFS) functions. This application note describes a controller design for a 16-bit DDR SDRAM. The application note and reference design are enhanced versions of XAPP200 targeted to the Virtex-II series of FPGAs. At a clock rate of 133 MHz, 16-bit data changes at both clock edges. The reference design is fully synthesizable and achieves 133 MHz performance with automatic place and route tools.

标签： SDRAM VHDL DDR 控制器

上传时间： 2014-11-01

上传用户：l254587896
这是当前比较新的医疗影像开发和传输文档

这是当前比较新的医疗影像开发和传输文档，里面包含了所有DCM文件的定义，及储存传输等

标签： 比较医疗影像传输文档

上传时间： 2017-09-11

上传用户：qiao8960
BUCKBOOST电路原理分析

BUCKBOOST电路原理分析uck变换器：也称降压式变换器，是一种输出电压小于输入电压的单管不隔离直流变换器。图中，Q为开关管，其驱动电压一般为PWM(Pulse、width、modulation脉宽调制)信号，信号周期为Ts，则信号频率为f=1/Ts，导通时间为Ton，关断时间为Toff，则周期Ts=Ton+Toff，占空比Dy=、Ton/Ts。 Boost变换器：也称升压式变换器，是一种输出电压高于输入电压的单管不隔离直流变换器。开关管Q也为PWM控制方式，但最大占空比Dy必须限制，不允许在Dy=1的状态下工作。电感Lf在输入侧，称为升压电感。Boost变换器也有CCM和DCM两种工作方式 Buck/Boost变换器：也称升降压式变换器，是一种输出电压既可低于也可高于输入电压的单管不隔离直流变换器，但其输出电压的极性与输入电压相反。Buck/Boost变换器可看做是Buck变换器和Bo

标签： buckboost 电路

上传时间： 2021-10-18

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开关变换器的建模与控制-张卫平

系统论述开关变换器建模与控制方面的基本原理、基本方法、基本仿真技术以及使用设计方法。主要内容有CCM\DCM模式下的开关变换器建模，开关变换器的仿真技术，等等

标签： 开关变换器

上传时间： 2022-04-21

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Xilinx FPGA应用进阶通用IP核详解和设计开发

本书系统讲解通信网络领域Xilinx FPGA内部的IP硬核。以流行的Xilinx Virtex-6型号芯片举例，涵盖Xilinx FPGA在通信领域主流的IP核，阐述Xilinx FPGA时钟资源和DCM、PLL和MMCM时钟管理器的特性和使用方法；介绍基于Block RAM资源生成ROM、RAM、FIFO和CAM核的使用过程。阐述TEMAC核背景知识、内部结构、接口时序和配置参数，给出生成实例；介绍LVDS技术规范、源同步实现方案和去偏移技术，讲解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；阐述Xilinx FPGA DDR3控制器IP核的结构组成、模块划分、接口信号和物理约束等。

标签： xilinx fpga ip核

上传时间： 2022-06-11

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