一种基于锁相环的数字频率合成器的设计
上传时间： 2016-05-26
上传用户：wpt
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
上传用户：wpwpwlxwlx
介绍了数字锁相环的3种设计方法，并对各自的工作原理做了详细分析。
上传时间： 2014-01-20
上传用户：二驱蚊器
基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间： 2013-12-25
上传用户：dyctj
该程序描述了二阶锁相环的环路滤波器的设计和线性模型分析
上传时间： 2013-12-11
上传用户：rishian
国外一篇很好的数字锁相环（PLL）设计文档（解压后PLL.pdf），不可不看呦！
上传时间： 2016-08-10
上传用户：dengzb84
介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。
上传时间： 2016-08-12
上传用户：xiaoyunyun
常用的锁相环技术，此程序是我在设计高频电路中运用的，具体见程序，经调试无问题
标签： 锁相环技术
上传时间： 2016-10-01
上传用户：z1191176801
1、数字锁相环的单片机代码。 2、单片机与数字锁相环MC145152的应用系统的设计与实现。
上传时间： 2016-11-26
上传用户：410805624
收集的数字锁相环设计相关文章多篇.主要采用VHDL语言进行设计.
上传时间： 2014-12-07
上传用户：kytqcool
