本资料是关于Altera公司基本器件的主要介绍（主要特性、优势、适用配置器件、型号、引脚、下载电缆、软件等） 目 录 1、 MAX7000系列器件 2、 MAX3000A系列器件 3、 MAX II 系列器件 4、 Cyclone系列器件 5、 Cyclone II系列器件 6、 Stratix系列器件 7、 Stratix GX系列器件 8、 Stratix II系列器件 9、 HardCopy II结构化ASIC 10、其它系列器件 11、配置器件 12、下载电缆 13、开发软件 14、IP CORE 15、Nios II嵌入式处理器 16、ALTERA开发板 17、ALTERA电源选择
上传时间： 2013-10-16
上传用户：文993
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
上传用户：maqianfeng
基于PICMG 2.16的24端口千兆以太网交换模块
上传时间： 2013-10-13
上传用户：叶立炫95
16信道0_35_mCMOS_VCSEL光发射模块_英文_ 英文 资料
标签： mCMOS_VCSEL 35 信道 光发射模块
上传时间： 2013-10-26
上传用户：lanhuaying
01-接入分册• 01-ATM和DSL接口配置• 02-CPOS接口配置• 03-POS接口配置• 04-以太网接口配置• 05-WAN接口配置• 06-ATM配置• 07-DCC配置• 08-DLSW配置• 09-帧中继配置• 10-GVRP配置• 11-HDLC配置• 12-LAPB和X.25 配置• 13-链路聚合配置• 14-MODEM配置• 15-端口镜像配置• 16-PPP配置• 17-网桥配置• 18-ISDN配置• 19-MSTP配置• 20-VLAN配置• 21-端口隔离配置• 22-动态路由备份配置• 23-逻辑接口配置
上传时间： 2013-11-25
上传用户：europa_lin
ADXL346是一款小而薄的超低功耗3轴加速度计，分辨率高(13位)，测量范围达±16 g。数字输出数据为16位二进制补码格式，可通过SPI(3线或4线)或I2C®数字接口访问。
上传时间： 2013-11-15
上传用户：二十八号
芯嵌stm32开发板教程
上传时间： 2013-10-19
上传用户：Divine
基于FPGA的16位数据路径的AESIP核
上传时间： 2013-11-12
上传用户：zhangjinzj
文章对美国升级台湾F-16机载多功能雷达的技术进行了研究。首先介绍了有源电扫相控阵技术，该技术是提高雷达性能的关键所在。其次对多普勒锐化和合成孔径技术进行了深入的讨论，研究表明合成孔径技术能更好地提高成像效果。最后分析了升级F-16带来的不足，说明升级不能阻止国家的统一大业。
上传时间： 2013-11-14
上传用户：古谷仁美
FPGA与ARM EPI通信，控制16路步进电机和12路DC马达 VHDL编写的，，，，，
上传时间： 2013-10-31
上传用户：chaisz
