74LS138译码器应用--基于8051+Proteus仿真
上传时间： 2013-10-29
上传用户：taozhihua1314
一、用途D485C型单片机用TTL/RS-485/RS-422转换器用于将单片机的RS-232串行口（TTL电平）转换成RS-485或者RS-422电平，可以将单片机串行口的通信距离延长至1200m以上（9600bps时），可以用于单片机之间、单片机与PC机之间构成远程多机通信网络。二、硬件安装D485C型转换器外形为DB-9/DB-9转接盒大小，其中DB-9（孔座）一端接单片机的RS-232串行口（只用到RXD、TXD、GND）以及+5V电源。DB-9针座为转换后的RS-485、RS-422信号。三、软件说明本产品均无需任何初始化设置！无须收发转换控制信号！只用到单片机RS-232串行口的RXD（收）、TXD（发）、GND（地）信号，加上独有的内部零延时自动收发转换技术，确保适合所有软件！四、性能说明D485C型转换器需外接5V电源，最高速率115.2Kbps。外接电源要求：电压5V±0.5V，电流>10mA。五、D485C的外形图、引脚分配D485C作为TTL/RS-485转换器（注意跳线短接位置）
上传时间： 2013-12-26
上传用户：独孤求源
单片机C语言程序设计实训——基于8051+Proteus仿真案例:74HC154译码器应用
上传时间： 2013-10-13
上传用户：yjj631
RSM232隔离RS-232收发器具备电源隔离、电气隔离、RS-232收发器，有提高系统稳定性，简化设计等诸多优点。完全符合EIA/TIA-232E和ITU-T V.28规格，采用5V电源供电，具有2500VDC的隔离电压，波特率可高达115200bps
上传时间： 2014-02-22
上传用户：ouyangtongze
USB2.0 摄像头微处理器支持高速USB2.0 接口，内嵌强劲的图像后处理单元，JPEG 高速编译码器，支持高达200 万像素的CMOS 传感器接口和CCD 传感器接口，处理器设计的产品可以实现独特的运动监测功能与脸部追踪功能，这不仅大大加强了显示效果，提高了画面的品质，更拓展了PC 摄像头的应用领域，如增强的实时视频聊天功能和门禁监测系统。关键词：USB2.0，微控制器，硬件设计1．引言USB2.0 摄像头微处理器支持高速USB2.0 接口，内嵌强劲的图像后处理单元，JPEG 高速编译码器，支持高达200 万像素的CMOS 传感器接口和CCD 传感器接口，处理器设计的产品可以实现独特的运动监测功能与脸部追踪功能，这不仅大大加强了显示效果，提高了画面的品质，更拓展了PC 摄像头的应用领域，如增强的实时视频聊天功能和门禁监测系统。主要功能：USB2.0 高速传输并兼容USB1.1；高速图像后处理单元；JPEG 高速编译码器；VGA 下30 帧／秒高速传输；CMOS／CCD 接口；内置8 比特微控制器。不仪具备以上的先进特性，还拥有以下多种可扩展性：多个GPIO 接口为增加连拍、LED 指示灯、快捷键等功能提供了无限可能；USB2.0 兼容USB1.1，为摄像头的广泛的使用增加了保障；支持多种操作系统，如64-bit Window，Windows XP，Linux，Mac，VxWorks,WinCE等等。以下就是对USB2.0 摄像头微处理器的硬件设计方法及外围电路分布的介绍。2．系统硬件设计2.1 振荡器USB2.0 摄像头微处理器的钟频是12MHz，外部时钟频率稳定性必须小于±50ppm。图1 是振荡器电路的设计参考图。
上传时间： 2014-01-16
上传用户：dumplin9
一种基于FPGA的曼彻斯特编译码电路设计
上传时间： 2013-11-14
上传用户：geshaowei
高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1 :8DDR 模式下高速串并转换器的设计方法和16 路1 :8 串并转换器的实现。结果表明,采用Xilinx Virtex24 的ISERDES 设计的多路串并转换器可以实现800 Mbit/ s 输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。关键词:串并转换;现场可编程逻辑阵列;Xilinx ; ISERDES
上传时间： 2013-11-03
上传用户：王小奇
结合RS码的基本特性,讲述了RS码的编解码过程,给出了经过实际验证的RS编解码在超短波跳频电台开发中的软件应用实例。
上传时间： 2013-10-22
上传用户：tian126vip
一种基于FPGA的曼彻斯特编译码电路设计
上传时间： 2013-11-18
上传用户：洛木卓
高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1 :8DDR 模式下高速串并转换器的设计方法和16 路1 :8 串并转换器的实现。结果表明,采用Xilinx Virtex24 的ISERDES 设计的多路串并转换器可以实现800 Mbit/ s 输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。关键词:串并转换;现场可编程逻辑阵列;Xilinx ; ISERDES
上传时间： 2013-11-17
上传用户：hxy200501
