一个高速缓冲类（缓冲池）
标签： 高速缓冲
上传时间： 2015-01-11
上传用户：jcljkh
随着计算机技术的飞速发展，嵌入式系统在人们的生产生活中发挥着越来越重要的作用。近年来，基于ARM处理器和μC/OS-II操作系统的嵌入式技术已经成为当前嵌入式领域的研究热点之一。 论文主要研究基于ARM7处理器和μC/OS-II操作系统的嵌入式测控平台架构，为测控系统开发提供一个方便功能扩展的软硬件环境。在此基础上，以加速度计为对象，利用嵌入式系统的丰富资源，完成对其内部温度及加速度信号的采集实例。硬件设计分为核心系统设计和数据采集控制子系统设计两部分。核心系统主要包括控制核心S3C44BOX模块、存储器模块、调试接口模块、液晶显示模块以及数控键盘模块等。完成了母板的设计与验证，并预留多种接口，增强了可扩展性。采集控制子系统作为数据采集及控制机构，主要由A/D转换芯片完成和串行通信模块，用来接收传感器传输的数据，经ARM处理器分析处理后，通过串行通讯方式与下位机通信。由于有多个下位系统，平台设计扩展了8路带高速缓冲的异步串行通信模块。最后，对各硬件模块进行总体调试，并对调试结果进行了分析。 调试结果表明，该硬件平台不仅响应速度快、成本低、可靠性好，而且具有良好的可移植性和可裁剪性，便于根据实际需求进行功能扩展和裁剪，达到了预期的设计目标。
上传时间： 2013-07-26
上传用户：zhqzal1014
CACHE对于CPU来说非常重要，它们是处理器和内存等数据交换的高速缓冲地带，可以对使用过的数据和指令进行有选择的保留，以便以后直接调用，这样将大大提高系统的速度。
标签： CACHE
上传时间： 2013-11-22
上传用户：wcl168881111111
一个先进先出的内存，使用一个同步时钟产生各种不同尺寸的高速缓冲
标签： 内存
上传时间： 2017-09-06
上传用户：gmh1314
随着计算机技术的突飞猛进以及移动通讯技术在日常生活中的不断深入，数据采集不断地向多路、高速、智能化的方向发展。本文针对此需求，实现了一种应用FPGA的多路、高速的数据采集系统，从而为测量仪器提供良好的采集数据。 本文设计了一种基于AD+FPGA+DSP的多路数据采集处理系统，针对此系统设计了基于AD9446的模数转换采集板，再将模数转换采集板的数据传送至基于FPGA的采集控制模块进行数据的压缩以及缓冲存储，最后由DSP调入数据进行数据的处理。本文的设计主要分为两部分，一部分为模数转换采集板的设计与调试，另一部分为采集控制模块的设计与仿真。 经设计与调试，模数转换模块可为系统提供稳定可靠的数据，能稳定工作在百兆的频率下；采集控制模块能实时地完成数据压缩与数据缓冲，并能通过时钟管理模块来控制前端AD的采样，该模块也能稳定工作在百兆的频率下。该系统为多路、高速的数据采集系统，并能稳定工作，从而能满足电子测量仪器的要求。关键词：数据采集；FPGA；AD9446
上传时间： 2013-06-04
上传用户：zzy7826
本文研究基于ARM与FPGA的高速数据采集系统技术。论文完成了ARM+FPGA结构的共享存储器结构设计，实现了ARMLinux系统的软件设计，包括触摸屏控制、LCD显示、正弦插值算法设计以及各种显示算法设计等。同时进行了信号的高速采集和处理的实际测试，对实验测试数据进行了分析。 论文分别从软件和硬件两方面入手，阐述了基于ARM处理器和FPGA芯片的高速数据采集的硬件系统设计方法，以及基于ARMLinux操作系统的设备驱动程序设计和应用程序设计。 硬件方面，在FPGA平台上，我们首先利用乒乓操作的方式将一路高速数据信号转换成频率为原来频率1/4的4路低速数据信号，再将这四路数据分别存储到4个FIFO中，然后再对这4个FIFO中的数据拼接并存储在FPGA片上的双端口双时钟RAM中，最后将FPGA的双端口双时钟RAM挂载到ARM系统的总线上，实现了ARM和FPGA共享存储器的系统结构，使ARM处理器可以直接读取这个双端口双时钟的RAM中的数据，从而大大提高了数据采集与处理的效率。在采样频率控制电路设计方面，我们通过使FIFO的数据存储时钟降低为标准状态下的1/n实现数据采集频率降为标准状态的1/n，从而实现了由FPGA控制的可变频率的数据采集系统。 软件方面，为了更有效地管理和拓展系统功能，我们移植了ARMLinux操作系统，并在S3C2410平台上设计实现了基于Linux操作系统的触摸屏驱动程序设计、LCD驱动程序移植、自定义的FPGA模块驱动程序设计、LCD显示程序设计、多线程的应用程序设计。应用程序能够控制FPGA数据采集系统工作。 在前端采样频率为125MHz情况下，系统可以正常工作。能够实现对频率在5MHz以下的信号波形的直接显示；对5MHz至40MHz的信号，使用正弦插值算法进行处理，显示效果良好。同时这种硬件结构可扩展性强，可以在此基础上实现8路甚至16路缓冲的系统结构，可以使系统支持更高的采样频率。
上传时间： 2013-07-04
上传用户：林鱼2016
数字存储示波器（DSO）上世纪八十年代开始出现，由于当时它的带宽和分辨率较低，实时性较差，没有具备模拟示波器的某些特点，因此并没有受到人们的重视。随着数字电路、大规模集成电路及微处理器技术的发展，尤其是高速模/数（A/D）转换器及半导体存储器（RAM）的发展，数字存储示波器的采样速率和实时性能得到了很大的提高，在工程测量中，越来越多的工程师用DSO来替代模拟示波器。 本文介绍了一款双通道采样速率达1GHz，分辨率为8Bits，实时带宽为200MHz数字存储示波器的研制。通过对具体功能和技术指标的分析，提出了FPGA＋ARM架构的技术方案。然后，本文分模块详细叙述了整机系统中部分模块，包括前端高速A/D转换器和FPGA的硬件模块设计，数据处理模块软件的设计，以及DSO的GPIB扩展接口逻辑模块的设计。 本文在分析了传统DSO架构的基础上，提出了本系统的设计思想和实现方案。在高速A/D选择上，国家半导体公司2005年推出的双通道采样速率达500MHz高速A/D转换器芯片ADC08D500，利用其双边沿采样模式（DES）实现对单通道1GHz的采样速率，并且用Xilinx公司Spraten-3E系列FPGA作为数据缓冲单元和存储单元，提高了系统的集成度和稳定性。其中，FPGA缓冲单元完成对不同时基情况下多通道数据的抽取，处理单元完成对数据正弦内插的计算，而DSO中其余数据处理功能包括数字滤波和FFT设计在后端的ARM内完成。DSO中常用的GPIB接口放在FPGA内集成，不仅充分利用了FPGA内丰富的逻辑资源，而且降低了整机成本，也减少了电路规模。 最后，利用ChipscopePro工具对采样系统进行调试，并分析了数据中的坏数据产生的原因，提出了解决方案, 并给出了FPGA接收高速A/D的正确数据。
上传时间： 2013-07-07
上传用户：asdkin
随着计算机技术的突飞猛进以及移动通讯技术在日常生活中的不断深入，数据采集不断地向多路、高速、智能化的方向发展。本文针对此需求，实现了一种应用FPGA的多路、高速的数据采集系统，从而为测量仪器提供良好的采集数据。 本文设计了一种基于AD+FPGA+DSP的多路数据采集处理系统，针对此系统设计了基于AD9446的模数转换采集板，再将模数转换采集板的数据传送至基于FPGA的采集控制模块进行数据的压缩以及缓冲存储，最后由DSP调入数据进行数据的处理。本文的设计主要分为两部分，一部分为模数转换采集板的设计与调试，另一部分为采集控制模块的设计与仿真。 经设计与调试，模数转换模块可为系统提供稳定可靠的数据，能稳定工作在百兆的频率下；采集控制模块能实时地完成数据压缩与数据缓冲，并能通过时钟管理模块来控制前端AD的采样，该模块也能稳定工作在百兆的频率下。该系统为多路、高速的数据采集系统，并能稳定工作，从而能满足电子测量仪器的要求。
上传时间： 2013-05-24
上传用户：chuckbassboy
PDIUSBD12 是一款带有并行总线和局部DMA传输能力的高速USB 接口器件固件设计的目标就是 使PDIUSBD12 在USB 上达到最大的传输速率外围设备例如打印机扫描仪外部的海量存储器和数码 相机都可使用PDIUSBD12 在USB 上传输数据这些设备的CPU 要忙于处理许多设备控制和数据以及图像 处理等任务PDIUSBD12 的固件设计成完全的中断驱动当CPU 处理前台任务时USB 的传输可在后台 进行这就确保了最佳的传输速率和更好的软件结构同时简化了编程和调试 后台ISR 中断服务程序和前台主程序循环之间的数据交换通过事件标志和数据缓冲区来实现例 如PDIUSBD12 的批量输出端点可使用循环的数据缓冲区当PDIUSBD12 从USB 收到一个数据包那 么就对CPU 产生一个中断请求CPU 立即响应中断在ISR中固件将数据包从PDIUSBD12 内部缓冲区 移到循环数据缓冲区并在随后清零PDIUSBD12 的内部缓冲区以使能接收新的数据包CPU 可以继续它当 前的前台任务直到完成例如打印当前页然后返回到主循环检查循环缓冲区内是否有新的数据并开始其 它的前台任务
上传时间： 2016-04-10
上传用户：13160677563
高速加工技术及其在模具制造中的应用
上传时间： 2013-07-22
上传用户：eeworm
