任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。
上传时间： 2014-12-04
上传用户：天涯
使用Verilog硬件描述语言完成了一个异步FIFO的设计，供相关硬件开发人员参考。
上传时间： 2013-12-31
上传用户：a673761058
RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计
上传时间： 2017-01-24
上传用户：缥缈
这是异步fifo的vhdl实现代码，已经在FPGA上通过实践证明，运行状态良好
上传时间： 2017-03-12
上传用户：yuchunhai1990
通过一个主时钟信号完成异步FIFO读写时钟信号的产生。编译通过实现功能。
上传时间： 2017-03-29
上传用户：cylnpy
异步fifo在IC设计中，非常重要；是异步时钟域同步方法
上传时间： 2013-12-22
上传用户：天涯
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
上传时间： 2017-05-27
上传用户：xinzhch
异步FIFO的设计 包括testbench 已调试成功
上传时间： 2014-01-05
上传用户：xiaodu1124
一种基于格雷码的异步FIFO设计与实现,8*8位的fifo VHDL 源码
上传时间： 2017-06-22
上传用户：yzy6007
异步FIFO的设计，里边讲得很详细！ 1．单时钟结构 2．双时钟结构——双钟结构1 3．双时钟结构——双钟结构2 4．双时钟结构——双钟结构3 5．脉冲模式FIFO
标签： FIFO
上传时间： 2017-09-03
上传用户：jcljkh
