介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-12-13
上传用户：yzhl1988
VIP专区-嵌入式/单片机编程源码精选合集系列（110）资源包含以下内容：1. 12864液晶模块的MSP430F149的源代码.2. 本文档详细介绍了从Ｃ语言过渡到嵌入式Ｃ语言的入门过程.3. qt3 Embedded mplayer in a QWidget.4. 欧姆龙PLC程序.5. 分布式嵌入式系统若干可重构问题的研究 可重构研究方面的好东西.6. 这是一篇关于C/C++编程规范的说明文档.7. 利用LABVIEW控制步进电机。对软件编程.8. 接口电路可靠性设计。接口电路设计难得的一份参考资料.9. 这是JFrame的一些例子(chapter4)。可以参考一下。想要做GUI的人不妨看一看.10. 在PXA270上替换开发板的实时时钟RTC4513为DS1302的修改说明,自己写的,拿上来和大家共享,也希望大家提意见.11. 简单matlab界面设计的ppt的简单介绍.12. matlab界面设计的实用手册.13. Matlab入门教程GUI程序设计,好东西大家分享！.14. 电容感应程序.15. RSLogix500培训教材,指导如何使用安装ABPLC.16. 基于FPGA自适应高速RS编译码器的IP核设计.17. 基于芯片DS1302的湍流实时时钟的实现.18. liunx平台的pci程序开发,希望对大家有帮助.19. 文章介绍了TMS320VC5409 的在语音处理方面的一个应用电路.20. 学习嵌入式必须的东西.21. h.264的码流结构.22. 8255控制交通灯全资料.23. TFT彩色液晶屏的SPI接口的驱动程序.24. PCA的理论的介绍。了解PCA很有帮助。.25. S3C44B0X 外部中断的开发应用.26. 读取SD卡存储的adpcm码.27. 电子报时钟源码,实现报时的功能!声音文件可以自行替换.28. 基于AVR单片机的步进电机的控制.29. BlackFin 5xx 处理器音频接口扩展电路图.30. Nuclues嵌入式RTOS源码.31. 根据蒙特卡罗分析原理.32. 自编的某项目中的基于NIOS II的硬盘控制程序.33. 关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术..34. 这是电子方面的.35. 实例42 嵌入式电子钟 这是一个界面友好的vc嵌入式电子钟 具有很好的参考价值.36. 老外的PCB设计软件,是免费的.可以上网更新..37. 里面是嵌入式常用模块的电路图.38. 该嵌入式系统教材对从事嵌入式开发的工作人员.39. SST FALSH的读写(SPI模拟总线)(长期运行).40. ICCAVR环境下的PTR4000无线模块驱动程序.
标签： Bluetooth
上传时间： 2013-05-26
上传用户：eeworm
卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现实意义。 本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上，重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法，节省了资源；加比选模块使用全并行结构保证处理速度；幸存路径管理模块使用3指针偶算法的流水线结构，大大提高了译码速度。在Xilinx ISE8.2i环境下，用VHDL硬件描述语言编写程序，实现(2，1，7)卷积码的Viterbi译码器。在(2，1，7)卷积码译码器基础上，扩展了Viterbi译码器的通用性，使其能够对不同的卷积码译码。译码器根据不同的工作模式，可以对(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四种广泛运用的卷积码译码，并且可以修改译码深度等改变译码器性能的参数。 本文用Simulink搭建编译码系统的通信链路，生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器，译码器运行稳定可靠。最后，使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析，仿真结果表明，在同等条件下，本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。
上传时间： 2013-06-24
上传用户：myworkpost
该论文讨论如何采用一种串行无逆的Berlekamp-Massey(BM)算法,设计应用于DVB系统中的RS(204,188)信道编码/解码电路,并通过FPGA的验证.RS解码器的设计采用无逆BM算法,并利用串行方式来实现,不仅避免了求逆运算,而且只需用3个有限域乘法器就可以实现,大大的降低了硬件实现的复杂度,并且因为在硬件实现上,采用了3级流水线(pipe-line)的处理结构.RS编码器的设计中,利用有限域常数乘法器的特性对编码电路进行优化.这些技术的采用大大的提高了RS编/解码器的效率,节省了RS编/解码器所占用资源.
上传时间： 2013-08-05
上传用户：BOBOniu
本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器，也可以集成到大规模ASIC通信芯片中，作为全数字接收的一部分。 本文所设计的Viterbi译码器采用了基四算法，与基二算法相比，其译码速率在理论上约提升一倍。加一比一选单元是Viterbi译码器最主要的瓶颈所在，本文在加一比一选模块中采用了全并行结构的设计方法，这种方法虽然增加了硬件的使用面积，却有效的提高了译码器的速率。在幸存路径管理部分采用了两路并行回溯的设计方法，与寄存器交换法相比，回溯算法更适用于FPGA开发设计。为了提高译码性能，减小译码差错，本文采用较大译码深度的回溯算法以保证幸存路径进行合并。实现了基于FPGA的误码测试仪，在FPGA内部完成误码验证和误码计数的工作。 与基于软件实现译码过程的DSP芯片不同，FPGA芯片完全采用硬件平台对Viterbi译码器加以实现，这使译码速率得到很大的提升。针对于具体的FPGA硬件实现，本文采用了硬件描述语言VHDL来完成设计。通过对译码器的综合仿真和FPGA实现验证了该方案的可行性。译码器的最高译码输出速率可以达到60Mbps。
上传时间： 2013-04-24
上传用户：181992417
RS 码的编译码程序，对编码分析有一定的帮助，采用迭代译码算法.
上传时间： 2013-12-21
上传用户：zhyiroy
这是一个rs译码器的verilog程序运行于quatus
上传时间： 2015-05-31
上传用户：mikesering
完整的RS编译码仿真程序，基于matlab仿真实现
上传时间： 2015-10-13
上传用户：123456wh
包括RS码的编码,硬(BM)/软(KV)译码,AWGN信道调制解调仿真. 具体采用何种编译码方案和调制解调方式可在Profile.txt文件中指定(内有详细说明). 且扩展性极好,容易向其中加入新的调制/解调函数和编/译码函数(具体说明今后会补上)
上传时间： 2013-12-13
上传用户：dapangxie
介绍了viterbi译码器的编解码器的设计，包括decoder.v,encoder.v.control.v,ram.v等，压缩 包里面有pdf说明
上传时间： 2013-12-20
上传用户：zhichenglu
