高速<b>异步FIFO</b>

基于FPGA的高速异步FIFO的设计与实现

基于FPGA的高速异步FIFO的设计与实现

标签： fpga 高速异步fifo

上传时间： 2022-07-10

上传用户：zhanglei193
FIFO FPGA

异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本设计介绍解决这一问题的一种方法。本设计采用VHDL语言的形式，在QuartusII的开发平台下完成，继而下载到FPGA中实现。

标签： FIFO FPGA

上传时间： 2013-07-30

上传用户：muyehuli
异步FIFO是用来适配不同异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输

异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。

标签： FIFO GRAY RAM 适配

上传时间： 2013-08-08

上传用户：13817753084
异步FIFO结构

异步FIFO结构设计简介

标签： FIFO

上传时间： 2013-11-02

上传用户：786334970
异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言Verilog HDL.

异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言Verilog HDL.

标签： Verilog FIFO HDL 控制器

上传时间： 2014-11-05

上传用户：bjgaofei
％直接型到并联型的转换％％[C,B,A]=dir2par(b,a) ％C为当b的长度大于a时的多项式部分％B为包含各bk的K乘2维实系数矩阵％A为包含各ak的K乘3维实系数矩阵％

％直接型到并联型的转换％％[C,B,A]=dir2par(b,a) ％C为当b的长度大于a时的多项式部分％B为包含各bk的K乘2维实系数矩阵％A为包含各ak的K乘3维实系数矩阵％b为直接型分子多项式系数％a为直接型分母多项式系数％

标签： dir par 系数矩阵

上传时间： 2014-01-20

上传用户：lizhen9880
直接型到级联型的形式转换％ [b0,B,A]=dir2cas(b,a) ％b 为直接型的分子多项式系数％a 为直接型的分母多项式系数％b0为增益系数％B 为包含各bk的K乘3维实系数

直接型到级联型的形式转换％ [b0,B,A]=dir2cas(b,a) ％b 为直接型的分子多项式系数％a 为直接型的分母多项式系数％b0为增益系数％B 为包含各bk的K乘3维实系数矩阵％A 为包含各ak的K乘3维实系数矩阵％

标签： 系数 dir cas 多项式

上传时间： 2013-12-30

上传用户：agent
基于FPGA的异步FIFO的软硬件实现,通过VERILOG编程实现后下载到FPGA芯片

基于FPGA的异步FIFO的软硬件实现,通过VERILOG编程实现后下载到FPGA芯片

标签： FPGA VERILOG FIFO 软硬件

上传时间： 2015-10-19

上传用户：agent
异步FIFO控制器的Verilog设计与实现

异步FIFO控制器的Verilog设计与实现

标签： Verilog FIFO 控制器

上传时间： 2014-01-22

上传用户：exxxds
异步FIFO 已上板试过并附测试文件

异步FIFO 已上板试过并附测试文件

标签： FIFO 测试

上传时间： 2013-12-15

上传用户：trepb001