德国技术的DSP音频99段音效,ACE99 (DSP效果器)。
上传时间: 2013-10-23
上传用户:oojj
浅谈基于DSP的音频处理及语音识别系统的设计
上传时间: 2014-01-03
上传用户:透明的心情
文中提出了一种基于ADSP-BF533硬件平台的数字音频均衡器设计,其音频处理算法包括谱分析和均衡算法。经过测试表明,该系统可达到理想的音频均衡效果,用户可对各种音效进行选择和自定义音效。
上传时间: 2014-12-28
上传用户:yzhl1988
介绍了16bit立体声数字音频信号编解码器CS4218与DSP56F826芯片组成的音频信号数字处理接口,给出了相应的应用电路接口设计和部分软件框图。
上传时间: 2013-11-16
上传用户:hopy
本设计采用TMS320F2808 DSP 芯片,制作了一台音频频率数字扫频仪,能够测量未知网络音频范围内的幅频特性。该系统具有良好的可扩展性,关键系统参数软件可调,并可通过算法设计实现相频特性的测量,同时小巧灵活,具有实时性强,精度高的特点。用户可以通过PC 机上友好的用户界面方便灵活地控制整个系统的工作,查看数据及观察测试曲线。
上传时间: 2013-10-08
上传用户:shawvi
随着数字音频技术的不断发展,数字化音频设备已广泛应用于广播电视节目领域。鉴于专业数字音频设备越来越多地需求,以及专用接收发送设备的复杂性,本设计采用Philips公司的ARM7控制芯片LPC2138结合音响设备专用芯片,设计一个简单的AES/EBU(AES3)数字音频收发系统,实现了专业AES3数字音频的接收与发送。实验显示,在输入1 kHz,24 dBu时,本设计的总谐波失真小于0.005%,信噪比大于90 dBu。
上传时间: 2013-11-11
上传用户:ruan2570406
XAPP520将符合2.5V和3.3V I/O标准的7系列FPGA高性能I/O Bank进行连接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上传时间: 2013-11-19
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我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB),分立器件选用8片MT47H512M8。设计目标:当客户使用内存条时,8片分立器件不焊接;当使用直接贴片分立内存颗粒时,SODIMM内存条不安装。请问专家:1、在设计中,先用Xilinx MIG工具生成DDR2的Core后,管脚约束文件是否还可更改?若能更改,则必须要满足什么条件下更改?生成的约束文件中,ADDR,data之间是否能调换? 2、对DDR2数据、地址和控制线路的匹配要注意些什么?通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配,哪种匹配方式更好? 3、V4中,PCB LayOut时,DDR2线路阻抗单端为50欧,差分为100欧?Hyperlynx仿真时,那些参数必须要达到那些指标DDR2-667才能正常工作? 4、 若使用DDR2-667的SODIMM内存条,能否降速使用?比如降速到DDR2-400或更低频率使用? 5、板卡上有SODIMM的插座,又有8片内存颗粒,则物理上两部分是连在一起的,若实际使用时,只安装内存条或只安装8片内存颗粒,是否会造成信号完成性的影响?若有影响,如何控制? 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用,构成一个(max:8GB)的DDR2单元?若能,则布线阻抗和FPGA的DCI如何控制?地址和控制线的TOP图应该怎样? 7、DDR2和FPGA(VREF pin)的参考电压0.9V的实际工作电流有多大?工作时候,DDR2芯片是否很烫,一般如何考虑散热? 8、由于多层板叠层的问题,可能顶层和中间层的铜箔不一样后,中间的夹层后度不一样时,也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层?
上传时间: 2013-10-12
上传用户:han_zh
为了实现LTE系统中RRC连接建立的需求,提出了一种对RRC层连接过程进行设计的方案,并完成系统的软件设计。该系统将RRC层的空闲状态和连接状态均细分为两个子状态,有效降低了系统设计的复杂度。软件采用Xilinx SDK工具集进行开发,通过在PC上分别模拟终端和基站进行测试,终端和基站能够成功接收到正确的RRC消息。实验结果表明,该系统能够成功的建立RRC连接,达到了设计的要求。
上传时间: 2013-11-19
上传用户:sjy1991
BB端通讯连接手册(中文 NB5和7适用)V108-CN5-01
上传时间: 2013-10-18
上传用户:kbnswdifs