本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。
上传时间： 2014-01-10
上传用户：asddsd
针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的 新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利 用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/ 30 kW 的感应加 热电源中。
上传时间： 2014-01-11
上传用户：AbuGe
用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
上传时间： 2016-05-23
上传用户：stewart·
一种基于锁相环的数字频率合成器的设计
上传时间： 2016-05-26
上传用户：wpt
c8051120锁相环，定时器3的初始化和使用
上传时间： 2014-01-16
上传用户：xiaoyunyun
FPGA弹弓无线呼叫系统分发射和接收两大部分。发射部分采用锁相环式频率合成器技术
上传时间： 2016-05-29
上传用户：youmo81
在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字仿真模型。
上传时间： 2016-06-13
上传用户：tuilp1a
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
上传用户：wpwpwlxwlx
一阶全数字锁相环VERLOGIC程序代码，调试通过。
上传时间： 2013-12-15
上传用户：caixiaoxu26
介绍了数字锁相环的3种设计方法，并对各自的工作原理做了详细分析。
上传时间： 2014-01-20
上传用户：二驱蚊器
