本文档将深入介绍内部时钟源模块（Internal ClockSource， ICS），该模块可以在部分HCS08 系列微控制器中找到。对HCS08 MCU 来说， ICS 模块不但是一个非常灵活的时钟源，而且对于该系列中更小、更低成本的MCU来说非常经济。ICS 包括锁频环、内部时钟参考、外部振荡器和时钟选择子模块。这些子模块组合可以提供多种时钟模式和频率，以满足任何应用的需要。本应用笔记详细描述ICS 的7 种工作模式、ICS 模块与其他HCS08 MCU 的内部时钟发生器（Internal ClockGenerator， ICG）模块作比较、ICS 模块从不同低功耗模式下恢复的特性及内部时钟参考的校准方法。
上传时间： 2013-11-08
上传用户：zhuoying119
PCF8563 是低功耗的CMOS 实时时钟日历芯片.它提供一个可编程时钟输出一个中断输出和掉电检测器.所有的地址和数据通过I2C 总线接口串行传递最大总线速度为400Kbits/s 每次读写数据后内嵌的字地址寄存器会自动产生增量.2 特性 低工作电流典型值为0.25 A VDD=3.0V Tamb=25 时; 世纪标志; 大工作电压范围1.0 5.5V; 低休眠电流典型值为0.25 A(VDD=3.0V,Tamb=25 ); 400KHz 的I2C 总线接口VDD=1.8 5.5V 时; 可编程时钟输出频率为32.768KHz 1024Hz 32Hz 1Hz; 报警和定时器; 内部集成的振荡器电容片内电源复位功能掉电检测器; I2C 总线从地址读0A3H 写0A2H; 开漏中断引脚
上传时间： 2013-12-16
上传用户：liuchee
简单明了的VHDL程序实现24小时计时时钟！
上传时间： 2013-10-19
上传用户：ikemada
FPGA全局时钟约束(Xilinx)
上传时间： 2013-11-13
上传用户：农药锋6
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
上传时间： 2013-11-16
上传用户：eastimage
提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。
上传时间： 2014-12-28
上传用户：498732662
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
上传用户：maqianfeng
本文首先分析了MSC之间E接口的组网方式、协议栈、监务实现原理及信令流程，特别对跨MSC切换原理进杼了详细的分析。接着针对跨MSC切换容易失败导致搏话约特点，对鑫秘可麓导致切换失败戆原因递簿了分援，憨结了查找殿闵、解决问题的办法。
上传时间： 2013-10-09
上传用户：wfeel
有关RCC时钟配置的
上传时间： 2013-12-23
上传用户：sqq
关于MSP430 时钟的配置
上传时间： 2014-12-20
上传用户：cccole0605
