很多单片机初学者与我交流时总说的一句话是我现在是单片机初学者，我怎样才能更快的学好单片机，我该从哪方便入手。对于这个问题，现在就我自己如何学单片机，如何入门，如何熟练谈谈想法。 先说单片机，现在用的比较多的以51为内核的8位单片机（考虑到成本及引脚资源在实际开发中用的51单片机型号不一），它的学习资料非常多，且学习成本非常低，可能有些初学者会说企业里用的不是51单片机，更多的是松翰、义隆什么，但是我想说的是那些单片机的辅助开发工具你有吗。51单片机对于智能电子技术的入门学习是非常有优势，成本低，开发简单，一线下载程序，ARM太神秘，PLC太高贵，想来想去还是51，曾经有过AVR和PIC，但是现在51也不赖。 那怎样才能更快更好的学好单片机呢？ 单片机作为集电子技术与计算机编程技术为一体是一项非常重视动手实践的科目，如果你是单片机高手，那么说明你也是计算机编程和电子技术高手。
上传时间： 2014-03-24
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8.1 模拟接口概述单片机的外部设备不一定都是数字式的，也经常会和模拟式的设备连接。 例如单片机来控制温度、压力时，温度和压力都是连续变化的，都是模拟量，在单片机与外部环境通信的时候，就需要有一种转换器来把模拟信号变为数字信号，以便能够输送给单片机进行处理。而单片机送出的控制信号，也必须经过变换器变成模拟信号，才能为控制电路所接受。这种变换器就称为数模(D／A)转换器和模数(A／D)转换器。CPU与模拟外设之间的接口电路称为模拟接口。在这一章里将介绍单片机与 A／D及D／A转换器接口，以及有关的应用。 8.2 DAC及其接口一、DAC介绍：1．DAC结构：DAC芯片上集成有D/A转换电路和辅助电路。2．DAC的参数：描述D／A转换器性能的参数很多，主要有以下几个：分辨率(Resolution) 偏移误差(OffsetError) 线性度(Linearity) 精度(Accuracy) 转换速度(ConvemionRate) 温度灵敏度(TemperatureSensitivity) 二、典型DAC芯片及其接口一、DAC介绍：1．DAC结构：DAC芯片上集成有D/A转换电路和辅助电路。2．DAC的参数：描述D／A转换器性能的参数很多，主要有以下几个：分辨率(Resolution) 偏移误差(OffsetError) 线性度(Linearity) 精度(Accuracy) 转换速度(ConvemionRate) 温度灵敏度(TemperatureSensitivity) 8.3 ADC及其接口DAC 0832的结构DAC 0832的引脚DAC 0832的接口DAC 0832的应用DAC0832是CMOS工艺，双列直插式20引脚。① VCC电源可以在5-15V内变化。典型使用时用15V电源。② AGND为模拟量地线，DGND为数字量地线，使用时，这两个接地端应始终连在一起。③ 参考电压VREF接外部的标准电源，VREF一般可在+10V到—10V范围内选用。
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上传时间： 2013-10-10
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1 概述由于在某些通讯设计应用中，需要扩展更多的串口数量，比如车床监控、纺织仪器检测和网状连接的数据采集等应用。为此成都国腾微电子有限公司推出的GM814x 可以满足多个同类产品的并联扩展，并且能简单的实现电路连接和程序控制，主MCU 可以识别数据的来源和指定和某个GM814x 通信。2 应用说明2.1 CS 与SPI 的数据通信GM814x 的CS（片选）引脚可用于控制SPI 总线时钟有效性，CS 低电平有效，内部下拉。CS 有效时，允许芯片的时钟接收和数据收发；无效时，SCLK、DIN 和DOUT 均为高阻状态，GM814x 不响应SPI 上的数据收发，但能正常收发子串口数据和产生相应中断。2.2 应用建议当使用GM814x 的应用需要扩展4 个以上的串口数量时，就需要使用2 片以上的GM814x。扩展的方式也有多种。方式一：将多个GM814x 的SPI 接口接在主MCU 的SPI 总线上，然后将所有GM814x 的中断进行线与后连接到MCU 的IRQ 上，同时将各GM814x 的IRQ 输出又连接到MCU的IO，以便MCU响应中断后检测是具体哪一个GM814x 输出的中断，然后再拉低对应的CS，拉高其它GM814x的CS，并执行通信操作。方式二：如果扩展的GM814x 数量较多，采用上述扩展方式可能会占用MCU较多的IO 资源，则可以将GM814x 的中断输出连接到具有OC 输出的与门芯片上，再输出到MCU 的中断输入。同时又将所有的GM814x 的中断输出进行编码输入到MCU，以供其判断产生中断的是哪一个GM814x。方式三：将所有GM814x 的中断输出连接到优先编码器进行编码输出，同时编码器也能输出低电平信号给MCU 作为中断响应。MCU 检测编码数据以获知产生中断的GM814x，然后进行数据通信处理。这种方式电路最简单，占用MCU 的IO 资源也最少。 举例：使用MCS51 单片机扩展8 片GM814x。本电路中，采用了上述提到的第三种扩展方式。通过普通的MCS51 单片机扩展最多8 片GM814x，可扩展最多32 个标准串口。为了节省MCU的IO 资源，电路中增加了一片8-3 线优先编码器74LS348 和一片3-8 线译码器74HC138。8 片GM814x 的IRQ 中断通过一片74LS348 输出中断源向量，同时产生GS 低电平信号到MCS51 的外部中断0 上，MCS51 响应中断后，可查询A0~A2 的值确定产生中断的GM814x，然后MCU 使能74HC138，输出对应的ABC 信号选中产生IRQ 信号的GM814x，再进行SPI 总线上的数据通信。 示例程序：本示例程序使用C 语言描述，仅供参考。 由于74LS348 是优先编码器，多个中断同时产生的时候，74LS348 的编码只会指示输入编号上最高的IRQ，MCU 无法直接获知是否其它的GM814x 也产生了中断。同时GM814x 在自己的中断申请后，数据传输到第8bit 时会自动清除，所以数据接收完后如果MCU 的中断引脚仍然为低，则表示还有其它GM814x 的中断申请，故必须在处理完当前中断后继续查询新的中断向量。这就是上述示例程序中while 循环的目的。 以上应用建议仅供设计者参考，不代表最终实现方式，更可靠和实际的实现方式可由设计者根据自己的实际情况确定。l 示例中的数据、参数和标志字命名不代表实际产品的特性，请参考实际产品的数据手册来获取你所需要的数据。
上传时间： 2013-10-26
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光盘内容1.1例 程 “例程”文件夹中为各章节的程序代码，均在作者的目标板上（自行开发）调试通过，以确保程序正确。n Keil C对中文文件、目录以及空格等可能无法编译连接，所以若要正确调试，须确保所有文件、目录为连续英文名或数字。n 这些程序应用到其他C8051Fxxx系列单片机时，要确保各个操作寄存器的名称、地址与各个控制位相一致，否则需要修改。很多寄存器位的位置并不相同，所以移植程序时，使用者要参考F040寄存器和移植对象单片机的寄存器，以确保正确操作。1.2 原理图及pcb封装“原理图及pcb封装”文件夹里包含作者制作的C8051F040PCB封装和原理图引脚定义文件c8051f040.ddb。其中PCB封装与Silicon Laboratories公司（原Cygnal公司）提供的TQ100封装稍有不同（在cygnalpcb文件中）： 作者所做引脚长为2.5 mm，而cygnalpcb文件中的引脚长为1.3 mm。加长引脚焊盘是为了方便手工焊芯片。用户可根据需要和习惯选择封装。
上传时间： 2013-11-19
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自己动手做CPLD实验板
上传时间： 2013-12-11
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高级FPGA设计结构、实现和优化 作者：（美）克里兹著，孟宪元译；出版社：机械工程出版社 学FPGA不一定需要开发板，自己学会modelsim仿真、写testbench，用PC机仿真就能有不少长进。这些都看完，剩下的就靠做项目自己领悟，再加上高手指点。 《高级FPGA设计：结构、实现也优化》以FPGA设计为主题，覆盖了实践过程中最可能遇到的深层次问题，并提供了经验指导。在某些方面，《高级FPGA设计：结构、实现也优化》能够取代有限的工业经历，免去读者学习的困难。这种先进的、实用的方法，成为此书的特色。
标签： FPGA
上传时间： 2013-11-01
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2013-11-23
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XAPP520将符合2.5V和3.3V I/O标准的7系列FPGA高性能I/O Bank进行连接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上传时间： 2013-11-19
上传用户：yyyyyyyyyy
随着HDL Hardware Description Language 硬件描述语言语言综合工具及其它相关工具的推广使广大设计工程师从以往烦琐的画原理图连线等工作解脱开来能够将工作重心转移到功能实现上极大地提高了工作效率任何事务都是一分为二的有利就有弊我们发现现在越来越多的工程师不关心自己的电路实现形式以为我只要将功能描述正确其它事情交给工具就行了在这种思想影响下工程师在用HDL语言描述电路时脑袋里没有任何电路概念或者非常模糊也不清楚自己写的代码综合出来之后是什么样子映射到芯片中又会是什么样子有没有充分利用到FPGA的一些特殊资源遇到问题立刻想到的是换速度更快容量更大的FPGA器件导致物料成本上升更为要命的是由于不了解器件结构更不了解与器件结构紧密相关的设计技巧过分依赖综合等工具工具不行自己也就束手无策导致问题迟迟不能解决从而严重影响开发周期导致开发成本急剧上升 目前我们的设计规模越来越庞大动辄上百万门几百万门的电路屡见不鲜同时我们所采用的器件工艺越来越先进已经步入深亚微米时代而在对待深亚微米的器件上我们的设计方法将不可避免地发生变化要更多地关注以前很少关注的线延时我相信ASIC设计以后也会如此此时如果我们不在设计方法设计技巧上有所提高是无法面对这些庞大的基于深亚微米技术的电路设计而且现在的竞争越来越激励从节约公司成本角度出 也要求我们尽可能在比较小的器件里完成比较多的功能 本文从澄清一些错误认识开始从FPGA器件结构出发以速度路径延时大小和面积资源占用率为主题描述在FPGA设计过程中应当注意的问题和可以采用的设计技巧本文对读者的技能基本要求是熟悉数字电路基本知识如加法器计数器RAM等熟悉基本的同步电路设计方法熟悉HDL语言对FPGA的结构有所了解对FPGA设计流程比较了解
上传时间： 2013-11-06
上传用户：asdfasdfd
我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-12
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