本文简单探讨了verilog HDL设计中的可综合性问题，适合HDL初学者阅读 用组合逻辑实现的电路和用时序逻辑实现的 电路要分配到不同的进程中。 不要使用枚举类型的属性。 Integer应加范围限制。 通常的可综合代码应该是同步设计。 避免门级描述，除非在关键路径中。
上传时间： 2013-11-18
上传用户：swaylong
FSM 分两大类：米里型和摩尔型。 组成要素有输入(包括复位)，状态(包括当前状态的操作)，状态转移条件，状态的输出条件。 设计FSM 的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块(process、block)中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中(在Verilog 代码中，相当于使用两个“always” block)。其中较好的方式是后者。其原因 如下： 首先FSM 和其他设计一样，最好使用同步时序方式设计，好处不再累述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块(process，block) 中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。显式的 FSM 描述方法可以描述任意的FSM(参考Verilog 第四版)P181 有限状态机的说明。两个 always 模块。其中一个是时序模块，一个为组合逻辑。时序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。
标签： 状态
上传时间： 2015-01-02
上传用户：aa17807091
基于GAL器件的步进电机控制器的研究与设计 采用GAL控制脉冲分配的逻辑设计 若采用集成电路芯片来实现三相六拍步进电机的 控制,所用器件较多! 电路一般比较复杂# 为了满足电机 转速的二分频! 在同一时钟频率控制下! 必须利用一个 3 型触发器! 通过; 参与组合逻辑来实现# 其逻辑电路 如图D 所示# ;H 为控制信号!
上传时间： 2013-11-10
上传用户：非洲之星
含有：多时钟系统设计，如何处理建立保持时间，如何处理内部三态电路，消除组合逻辑产生的毛刺，用单片机配置fpga
上传时间： 2015-09-17
上传用户：大三三
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.
上传时间： 2016-02-25
上传用户：yuanyuan123
几个简单的练习，还有注释的哦，还有测试文件，很不错的，内容有时序罗辑电路和组合逻辑电路等
标签：
上传时间： 2016-03-09
上传用户：清风冷雨
这个给QuartusII初学者用的，里面很清楚的通过几个例子来告诉怎么运用QuartusII． 实验1：Quartus入门 实验2：简单的组合逻辑电路设计 实验3：七段数码管显示 实验4：BCD码显示及运 实验5：触发器和计数器 实验6：存储器的设计 实验7：基于DE2 的SOPC系统开发附录：
上传时间： 2016-04-20
上传用户：leehom61
URISC 处理器由数据单元和控制单元组成。数据单元中包含保存运算数据和运算结果的数据寄存器，也包括用来完成数据运算的组合逻辑电路单元。控制单元用来产生控制信号序列，以决定何时进行何种数据运算。控制单元要从数据单元得到条件信号，以决定继续进行那些数据运算，数据单元要产生输出信号，数据运算状态等有用信息。
上传时间： 2014-01-25
上传用户：大三三
100个VHDL例子，包括各种逻辑门、组合逻辑电路及时序电路
上传时间： 2016-11-24
上传用户：sqq
数字系统设计基础教程 本书将数字系统作为一个整体的系统，并按层次结构对数字系统进行划分和论述。论题涉及了数字系统技术的各个方面，如：数制、编码、布尔代数、逻辑门、组合逻辑设计、时序电路、VHDL基本概念、VLSI设计基本概念、CMOS逻辑电路和硅芯片、存储器部件、计算机原理和计算机体系结构基础知识等等。本书将传统的数字电路知识和现代技术相结合，适于大专院校相关专业的学生作教科书之用。
上传时间： 2013-12-26
上传用户：agent
