我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-12
上传用户：han_zh
产品概述 …………………………………………………………………………………32. 产品应用领域 ……………………………………………………………………………33. 使用方法 …………………………………………………………………………………33.1 与用户产品的连接原理图 …………………………………………………………33.2 模块管脚接口 ………………………………………………………………………43.3 替代串口线透明数据模式 …………………………………………………………53.4 从客户端模式 ………………………………………………………………………63.5 设置串口通信波特率 ………………………………………………………………63.6 设置模块通道 ………………………………………………………………………73.7 产品性能参数 ………………………………………………………………………73.8 外形尺寸 ……………………………………………………………………………83.9 其他注意事项 ………………………………………………………………………84. 应用实例 …………………………………………………………………………………94.1 替代串口线 …………………………………………………………………………94.2 从模式 ………………………………………………………………………………95. 技术支持 …………………………………………………………………………………
上传时间： 2013-11-23
上传用户：kristycreasy
ISIS 有一个很完善的图形系统允许你自定义原理图所包含项目的外观比如线条格式,填充色,文本的字体,文本的效果等等… 这个系统非常强大并且允许你自己定义部分或者全部的原理图的全部外观,同时允许加载某些对象到你本地的外观属性. 在ISIS中所有的图形对象都是根据图形格式所画出. 图形格式(graphics style)是一个完整的描述,关于怎样去画出和填充一个图形(比如一条线条,一个方框,圆或别的)并且包含线条的格式(实心线,点线,虚线等等),宽度,颜色,填充格式,填充的前台色和背景色,等等..同样,所有的标号(label)和文字块(cript blocks)在ISIS(终端标号,管脚名,等等)都是根据文本格式所画出来.文本格式(text style)是一个完整的描述,关于怎样去画出一些文本和包含字体的属性(比如:亚洲字体,罗马字体,等等),字符的高度,宽度,颜色,等等… 在ISIS 中,大多数的对象,例如2D图形,线条,终端标号,等等…每一个都有属于自己的格式以便他们能被定义,也就是说,比如,一条线条和另外一条线条有不同的外观. 这些项目作为这个对象的格式被设定,别的对象比如管脚名,子电路体,等等 是早已经被预先定义好的格式,因此这些对象只能定义要么全有要么全无的特性,也就是说,比如,子电路体可以有不同的你所想要的外观,但是所有的子电路体必须有相同的外观.
上传时间： 2013-10-11
上传用户：qwer0574
一般PCB基本设计流程如下：前期准备->PCB结构设计->PCB布局->布线->布线优化和丝印->网络和DRC检查和结构检查->制版。 第一：前期准备。这包括准备元件库和原理图。“工欲善其事，必先利其器”，要做出一块好的板子，除了要设计好原理之外，还要画得好。在进行PCB设计之前，首先要准备好原理图SCH的元件库和PCB的元件库。元件库可以用peotel 自带的库，但一般情况下很难找到合适的，最好是自己根据所选器件的标准尺寸资料自己做元件库。原则上先做PCB的元件库，再做SCH的元件库。PCB的元件库要求较高，它直接影响板子的安装；SCH的元件库要求相对比较松，只要注意定义好管脚属性和与PCB元件的对应关系就行。PS：注意标准库中的隐藏管脚。之后就是原理图的设计，做好后就准备开始做PCB设计了。
上传时间： 2013-11-20
上传用户：XLHrest
首先说这是经验积累的问题，其次就是需要个人电路知识经验了！ 布局说白了就是在板子上放器件。这时如果前面讲到的准备工作都做好的话，就可以在原理图上生成网络表（Design-> Create Netlist），之后在PCB图上导入网络表（Design->Load Nets）。就看见器件哗啦啦的全堆上去了，各管脚之间还有飞线提示连接。然后就可以对器件布局了。一般布局按如下原则进行：
上传时间： 2013-10-10
上传用户：皇族传媒
PCB设计要点 一.PCB工艺限制 1）线 一般情况下，线与线之间和线与焊盘之间的距离大于等于13mil，实际应用中，条件允许时应考虑加大距离；布线密度较高时，可考虑但不建议采用IC脚间走两根线，线的宽度为10mil，线间距不小于10mil。特殊情况下，当器件管脚较密，宽度较窄时，可按适当减小线宽和线间距。 2）焊盘 焊盘与过渡孔的基本要求是：盘的直径比孔的直径要大于0.6mm；例如，通用插脚式电阻、电容和集成电路等，采用盘/孔尺寸 1.6mm/0.8mm（63mil/32mil），插座、插针和二极管1N4007等，采用1.8mm/1.0mm（71mil/39mil）。实际应用中，应根据实际元件的尺寸来定，有条件时，可适当加大焊盘尺寸；PCB板上设计的元件安装孔径应比元件管脚的实际尺寸大0.2～0.4mm左右。 3）过孔 一般为1.27mm/0.7mm(50mil/28mil)；当布线密度较高时，过孔尺寸可适当减小，但不宜过小，可考虑采用1.0mm/0.6mm(40mil/24mil)。 二.网表的作用 网表是连接电气原理图和PCB板的桥梁。是对电气原理图中各元件之间电气连接的定义，是从图形化的原理图中提炼出来的元件连接网络的文字表达形式。在PCB制作中加载网络表，可以自动得到与原理图中完全相
标签： PCB
上传时间： 2013-10-11
上传用户：13817753084
有时候，做元件封装的时候，做得不是按中心设置为原点（不提倡这种做法），所以制成之后导出来的坐标图和直接提供给贴片厂的要求相差比较大。比如，以元件的某一个pin 脚作为元件的原点，明显就有问题，直接修改封装的话，PCB又的重新调整。所以想到一个方法：把每个元件所有的管脚的X坐标和Y坐标分别求平均值，就为元件的中心。
上传时间： 2014-01-09
上传用户：xzt
我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-21
上传用户：jjq719719
Hyperlynx仿真应用:阻抗匹配.下面以一个电路设计为例，简单介绍一下PCB仿真软件在设计中的使用。下面是一个DSP硬件电路部分元件位置关系(原理图和PCB使用PROTEL99SE设计)，其中DRAM作为DSP的扩展Memory(64位宽度，低8bit还经过3245接到FLASH和其它芯片)，DRAM时钟频率133M。因为频率较高，设计过程中我们需要考虑DRAM的数据、地址和控制线是否需加串阻。下面，我们以数据线D0仿真为例看是否需要加串阻。模型建立首先需要在元件公司网站下载各器件IBIS模型。然后打开Hyperlynx,新建LineSim File(线路仿真—主要用于PCB前仿真验证)新建好的线路仿真文件里可以看到一些虚线勾出的传输线、芯片脚、始端串阻和上下拉终端匹配电阻等。下面，我们开始导入主芯片DSP的数据线D0脚模型。左键点芯片管脚处的标志，出现未知管脚，然后再按下图的红线所示线路选取芯片IBIS模型中的对应管脚。 3http://bbs.elecfans.com/ 电子技术论坛 http://www.elecfans.com 电子发烧友点OK后退到“ASSIGN Models”界面。选管脚为“Output”类型。这样，一样管脚的配置就完成了。同样将DRAM的数据线对应管脚和3245的对应管脚IBIS模型加上(DSP输出，3245高阻，DRAM输入)。下面我们开始建立传输线模型。左键点DSP芯片脚相连的传输线，增添传输线，然后右键编辑属性。因为我们使用四层板，在表层走线，所以要选用“Microstrip”，然后点“Value”进行属性编辑。这里，我们要编辑一些PCB的属性，布线长度、宽度和层间距等，属性编辑界面如下：再将其它传输线也添加上。这就是没有加阻抗匹配的仿真模型(PCB最远直线间距1.4inch，对线长为1.7inch)。现在模型就建立好了。仿真及分析下面我们就要为各点加示波器探头了，按照下图红线所示路径为各测试点增加探头：为发现更多的信息，我们使用眼图观察。因为时钟是133M，数据单沿采样，数据翻转最高频率为66.7M，对应位宽为7.58ns。所以设置参数如下：之后按照芯片手册制作眼图模板。因为我们最关心的是接收端(DRAM)信号，所以模板也按照DRAM芯片HY57V283220手册的输入需求设计。芯片手册中要求输入高电平VIH高于2.0V，输入低电平VIL低于0.8V。DRAM芯片的一个NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信号(不长于3ns)：按下边红线路径配置眼图模板：低8位数据线没有串阻可以满足设计要求，而其他的56位都是一对一，经过仿真没有串阻也能通过。于是数据线不加串阻可以满足设计要求，但有一点需注意，就是写数据时因为存在回冲，DRAM接收高电平在位中间会回冲到2V。因此会导致电平判决裕量较小，抗干扰能力差一些，如果调试过程中发现写RAM会出错，还需要改版加串阻。
上传时间： 2013-12-17
上传用户：debuchangshi
PCB LAYOUT技术大全---初学者必看！ PROTEL相关疑问 1.原理图常见错误： （1）ERC报告管脚没有接入信号： a. 创建封装时给管脚定义了I/O属性; b.创建元件或放置元件时修改了不一致的grid属性,管脚与线没有连上; c. 创建元件时pin方向反向,必须非pin name端连线。 （2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。 （3）创建的工程文件网络表只能部分调入pcb：生成netlist时没有选择为global。 （4）当使用自己创建的多部分组成的元件时,千万不要使用annotate. 2.PCB中常见错误： （1）网络载入时报告NODE没有找到： a. 原理图中的元件使用了pcb库中没有的封装; b. 原理图中的元件使用了pcb库中名称不一致的封装; c. 原理图中的元件使用了pcb库中pin number不一致的封装。如三极管：sch中pin number 为e,b,c, 而pcb中为1,2,3。
上传时间： 2013-10-20
上传用户：kbnswdifs
