用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真
上传时间： 2013-12-09
上传用户：qiao8960
C语言设计精选源代码，教你如何编制短小、高效的C语言程序！
上传时间： 2013-12-24
上传用户：标点符号
VHDL语言设计的数字钟 具有时分秒三段显示
上传时间： 2017-01-25
上传用户：evil
本人提供的是利用MATLAB语言设计FIR滤波器的源代码
上传时间： 2017-01-27
上传用户：变形金刚
单片机C语言设计例程，应该很有参考价值的，希望对大家有用
上传时间： 2013-12-16
上传用户：zhangliming420
vhdl语言设计频率计，十进制加法器.运用maxplus2运行，
上传时间： 2013-12-22
上传用户：qwe1234
电子抢答器VHDL语言设计 材料是一图文格式的可能需要读者自己打上去 不过绝对真实
上传时间： 2017-01-30
上传用户：gmh1314
本文档是基于DSPC54X的简单的数字硬件的设计，
上传时间： 2014-01-21
上传用户：coeus
Verilog HDL语言设计的交通灯设计
上传时间： 2017-02-02
上传用户：671145514
采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出，输出时钟由外部数据读取电路给出。 6.具备显示模块驱动功能。由SEL信号设置显示的通道，DISPLAY信号启动所选通道RAM中数值的显示过程。数值顺次显示一遍后显示结束，可以重新设定SEL的值选择下一个通道。模块数据线为8位，显示器件为4个8段LED。 7.数据采集模式如下：单通道采集（由SEL信号选择通道），多通道顺次采集（当前通道采满后转入下一通道），多通道并行采集（每通道依次采集一个数据）。模式由控制信号MODE选择，采集数据的总个数由NUM_COLLECT给出。 8.数据采集过程中不能读取，数据读取过程中不能采集
上传时间： 2013-12-25
上传用户：zycidjl
