DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签: signal_out signal_in DPLL 模
上传时间: 2013-12-26
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光学双稳特性曲线 调制作用:It=Ii*T(phi) 反馈作用:phi=phi_0+K*It 得透射率T(phi)与相移phi的反馈关系是 T(phi)=[phi-phi_0]/[K*Ii] 式中phi_0为初始相移 对于多干涉(F-P干涉)有: T(phi)=1/[1+F*(sin(phi/2))^2]
上传时间: 2013-12-16
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用于模拟相移光纤光栅(FBG)的传输特性,包括多相移光栅
上传时间: 2016-04-05
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给出了一种用时空混沌系统产生 系统的扩频序列的方法, 对其中驱动序列的选择进行了讨论, 并分CDMA析了时空混沌扩频系统的特殊耦合同步特性, 最后给出了一种 通信系统模型
上传时间: 2013-12-24
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关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
上传时间: 2016-05-12
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分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源,再者,这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频:偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间: 2016-06-14
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提出了一种基于小波神经网络整定的PID 控制方法。由于小波变换具有良 好的时频局部特性,神经网络具有强大的非线性映射能力,自学习、自适应等优势,采用规 范正交的小波函数作为神经网络的基函数构成小波神经网络,该网络兼有小波函数的紧 支性、波动性以及神经网络的非线性映射能力,自学习、自适应能力等优点,渗碳炉控制实 验结果表明,用该方法整定的PID 控制系统收敛速度快,逼近精度高,鲁棒性好
上传时间: 2014-01-15
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MB1504锁相环芯片的51单片机驱动程序,可以根据需要修改合适的分频值来完成频率合成配置.
上传时间: 2013-12-14
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提出一种基于电压电流双环控制的三相SVPWM 逆变器,分析了其两相同步旋转坐标系下的数学模型 并由此构建了系统的电压电流控制器。为了提高系统的动态响应特性及抗扰能力,电压外环包含了负载电流前馈 及输出滤波电容电流解耦,电流内环包含了输出电压前馈及输出滤波电感电压解耦。20 kVA实验样机的实验结果 表明,该逆变器具有良好的非线性负载能力。
上传时间: 2013-12-05
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在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.
上传时间: 2016-09-01
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