采用电流模脉宽调制控制方案的电池充电芯片设计,锯齿波信号的线性度较好,当负载电路减小时,自动进入Burst Mode状态提高系统的效率。整个电路基于1.0 μm 40 V CMOS工艺设计,通过Hspice完成了整体电路前仿真验证和后仿真,仿真结果表明,振荡电路的性能较好,可广泛应用在PWM等各种电子电路中。
上传时间： 2014-12-23
上传用户：kangqiaoyibie
设计了一种集编码器信号接收、光电隔离、鉴相、频率电压转化和电压调整输出功能于一体的综合性电路，并对电路各组成部分作了较为详细的分析和阐述。实践证明，该电路通用性强、操作简单、性能可靠、实用性强。
上传时间： 2013-11-25
上传用户：joheace
介绍了基于AD549高精度快响应低漂移微电流放大器的工作原理、电路设计和制造工艺、词试技术，该微电流放大器是核反应堆反应性测量的关键部件之一，其低噪声、快响应与低漂移技术是精确测量反应性重要因数之一。
上传时间： 2013-10-25
上传用户：boyaboy
首先把功率管的小信号S参数制成S2P文件,然后将其导入ADS软件中,在ADS中搭建功率管的输入输出端口匹配电路,按照最大增益目标对整个电路进行优化,最后完成电路的设计。
上传时间： 2013-10-21
上传用户：zhangfx728
介绍了多制式数字视频信号转换电路的实验设计。其主要功能是对模拟视频信号进行解码和数字化，并作隔行／逐行转换、尺度变换、帧频转换等处理，同时为PDP整机提供行、场同步信号以及消隐和时钟信号等。
上传时间： 2013-12-16
上传用户：nanshan
热电偶温度与输入信号对照表包括热电偶温度与绝对毫伏对照与热电阻温度与电阻值对照。
上传时间： 2013-10-12
上传用户：stvnash
设计了水声信号发生系统中的功率放大电路，可将前级电路产生的方波信号转换为正弦信号，同时进行滤波、功率放大，使其满足换能器对输入信号的要求。该电路以单片机AT89C52，集成6阶巴特沃思低通滤波芯片MF6以及大功率运算放大器LM12为核心，通过标准RS232接口与PC进行通信，实现信号增益的程控调节，对干扰信号具有良好的抑制作用。经调试该电路工作稳定正常，输出波形无失真，在输出功率以及放大增益、波纹系数等方面均满足设计要求。 This paper presented a design and implementation of underwater acoustic power amplifer. This circuit converted the rectangle signal generated by frontend circuit into the sine signal， then filtered and power amplification， it meets the requirements of the transducer.Included AT89C52， 6th order Butterworth filter MF6， hipower amplififier LM12.Communication with PC through the RS232 port. The signal gain is adjustable and could be remote controlled. It has a good inhibitory effect on the interference signal. After debugged， this circuit works stable， the output waveform has no distortion， it meets the design requirement in outprt power， amplifier gain and ripple factor.
上传时间： 2013-11-20
上传用户：qwe1234
讯号路径设计讲座(9)针对高速应用的电流回授运算放大器电流回授运算放大器架构已成为各类应用的主要解决方案。该放大器架构具有很多优势，并且几乎可实施于任何需要运算放大器的应用当中。电流回授放大器没有基本的增益频宽产品的局限，随着讯号振幅的增加，而频宽损耗依然很小就证明了这一点。由于大讯号具有极小的失真，所以在很高的频率情况下这些放大器都具有极佳的线性度。电流回授放大器在很宽的增益范围内的频宽损耗很低，而电压回授放大器的频宽损耗却随着增益的增加而增加。准确地说就是电流回授放大器没有增益频宽产品的限制。当然，电流回授放大器也不是无限快的。变动率受制于晶体管本身的速度限制（而非内部偏置(压)电流）。这可以在给定的偏压电流下实现更大的变动率，而无需使用正回授和其它可能影响稳定性的转换增强技术。那么，我们如何来建立这样一个奇妙的电路呢？电流回授运算放大器具有一个与差动对相对的输入缓冲器。输入缓冲器通常是一个射极追随器或类似的器件。非反向输入是高阻抗的，而缓冲器的输出（即放大器的反向输入）是低阻抗的。相反，电压回授放大器的2个输入均是高阻抗的。电流回授运算放大器输出的是电压，而且与透过称为互阻抗Z(s)的复变函数流出或流入运算放大器的反向输入端的电流有关。在直流电情况下，互阻抗很高（与电压回授放大器类似），并且随着频率的增加而单极滚降。
上传时间： 2013-10-19
上传用户：黄蛋的蛋黄
本文阐述电视机、显示器和微机等产品的谐波电流产生原因，介绍抑制谐波电流的方法及设计时应考虑的问题。 关键词：谐波电流、抑制技术
标签： 谐波电流抑制
上传时间： 2013-11-01
上传用户：a673761058
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
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