基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等
标签： Verilog FPGA HDL 多功能
上传时间： 2013-08-18
上传用户：问题问题
有时间显示与设置、秒表、闹钟、日期显示与设置功能，用6个数码管显示。
标签： 闹钟
上传时间： 2013-08-20
上传用户：ttpay
fpga功能实现有限字长响应FIR，用verilog编写
标签： fpga FIR 有限字长
上传时间： 2013-08-24
上传用户：hz07104032
本文详细分析了COOLRUNNER系列CPLD的结构,特点及功能,使用VHDL语言实现数字逻辑,实现了水下冲击波记录仪电路的数字电路部分.
标签： COOLRUNNER CPLD
上传时间： 2013-08-26
上传用户：亚亚娟娟123
自己设计的Smartcard功能模块，已经通过vcs仿真和FPGA验证，可以使用。
标签： Smartcard 模块
上传用户：小鹏
Altera FPGA配置的特殊管脚说明。
标签： Altera FPGA 管脚
上传时间： 2013-08-27
上传用户：hfnishi
实现由ARM2410本身配置fpga的功能\r\nfpga型号是ECP35和1K50/1C6
标签： 2410 fpga ARM
上传时间： 2013-08-28
上传用户：ligi201200
50个各种不同功能的CPLD程序例子，拿来就可以用，每个都经过了综合测试，非常实用
标签： CPLD 程序
上传时间： 2013-08-29
上传用户：yuanyuan123
智能机器小车主要完成寻迹功能，由机械结构和控制单元两个部分组成。机械结构是一个由底盘、前后辅助轮、控制板支架、传感器支架、左右驱动轮、步进电机等组成。控制单元部分主要由主要包含传感器及其调理电路、步进电机及驱动电路、控制器三个部分。本设计的核心为控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的设计主要在MAX+plusⅡ10.0环境下利用VHDL语言编程实现。驱动步进电机电路主要利用ULN2803作为驱动芯片。
标签： CPLD 设计实现 智能机
上传时间： 2013-08-30
上传用户：ve3344
AlteraFPGA的特殊管脚的连接(中文)
标签： Altera FPGA 管脚 连接
上传时间： 2013-09-01
上传用户：xhwst
