介绍Quartus中经常遇到的错误的分析
上传时间： 2013-10-30
上传用户：lanhuaying
VHDL代码风格和常见的语法错误分析
上传时间： 2013-10-18
上传用户：KSLYZ
01_静态时序分析基本原理和时序分析模型
上传时间： 2013-10-17
上传用户：lvchengogo
使用Quartus II Timequest时序分析器约束分析设计
上传时间： 2013-10-12
上传用户：1417818867
在ISE中直接调用chipscope进行在线逻辑分析
上传时间： 2013-11-02
上传用户：13188549192
04_使用Timequest约束和分析源同步电路
上传时间： 2015-01-01
上传用户：梧桐
首先介绍了采用直接数字频率合成（DDS）技术的正弦信号发生器的基本原理和采用FPGA实现DDS信号发生器的基本方法，然后结合DDS的原理分析了采用DDS方法实现的正弦信号发生器的优缺点，其中重点分析了幅度量化杂散产生的误差及其原因，最后针对DDS原理上存在的幅度量化杂散，利用FPGA时钟频率可调的特点，重点提出了基于FPGA实现的DDS正弦信号发生器的两种改进方法，经过MATLAB仿真验证，改进方法较好的抑制了幅度量化杂散，减小了误差。
上传时间： 2013-11-21
上传用户：himbly
时序分析的好资料
标签： 时序分析
上传时间： 2013-12-21
上传用户：yuhaihua_tony
信号完整性 分析 新手入门知识
上传时间： 2013-10-31
上传用户：wangjg
电子发烧友网核心提示：Altera公司昨日宣布，在业界率先在28 nm FPGA器件上成功测试了复数高性能浮点数字信号处理（DSP）设计。独立技术分析公司Berkeley设计技术有限公司（BDTI）验证了能够在 Altera Stratix V和Arria V 28 nm FPGA开发套件上简单方便的高效实现Altera浮点DSP设计流程，同时验证了要求较高的浮点DSP应用的性能。本文是BDTI完整的FPGA浮点DSP分析报告。 Altera的浮点DSP设计流程经过规划，能够快速适应可参数赋值接口的设计更改，其工作环境包括来自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高级模块库，支持FPGA设计人员比传统HDL设计更迅速的实现并验证复数浮点算法。这一设计流程非常适合设计人员在应用中采用高性能 DSP，这些应用包括，雷达、无线基站、工业自动化、仪表和医疗图像等。
上传时间： 2015-01-01
上传用户：sunshie
