高性能ADC产品的出现，给混合信号测试领域带来前所未有的挑战。并行ADC测试方案实现了多个ADC测试过程的并行化和实时化，减少了单个ADC的平均测试时间，从而降低ADC测试成本。 本文实现了基于FPGA的ADC并行测试方法。在阅读相关文献的基础上，总结了常用ADC参数测试方法和测试流程。使用FPGA实现时域参数评估算法和频域参数评估算法，并对2个ADC在不同样本数条件下进行并行测试。 通过在FPGA内部实现ADC测试时域算法和频域算法相结合的方法来搭建测试系统，完成音频编解码器WM8731L的控制模式接口、音频数据接口、ADC测试时域算法和频域算法的FPGA实现。整个测试系统使用Angilent 33220A任意信号发生器提供模拟激励信号，共用一个FPGA内部实现的采样时钟控制模块。并行测试系统将WM8731.L片内的两个独立ADC的串行输出数据分流成左右两通道，并对其进行串并转换。然后对左右两个通道分别配置一个FFT算法模块和时域算法模块，并行地实现了ADC参数的评估算法。 在样本数分别为128和4096的实验条件下，对WM8731L片内2个被测.ADC并行地进行参数评估，被测参数包括增益GAIN、偏移量OFFSET、信噪比SNR、信号与噪声谐波失真比SINAD、总谐波失真THD等5个常用参数。实验结果表明，通过在FPGA内配置2个独立的参数计算模块，可并行地实现对2个相同ADC的参数评估，减小单个ADC的平均测试时间。 FPGA片内实时评估算法的实现节省了测试样本传输至自动测试机PC端的时间。而且只需将HDL代码多次复制，就可实现多个被测ADC在同一时刻并行地被评估，配置灵活。基于FPGA的ADC并行测试方法易于实现，具有可行性，但由于噪声的影响，测试精度有待进一步提高。该方法可用于自动测试机的混合信号选项卡或测试子系统。 关键词：ADC测试；并行；参数评估；FPGA；FFT
上传时间： 2013-07-11
上传用户：tdyoung
作为性能优异的纠错编码，Turbo码自诞生以来就一直受到理论界以及工程应用界的关注。TD—SCDMA是我国拥有自主知识产权的3G通信标准，该标准把Turbo码是作为前向纠错体制，但Turbo码的译码算法比较复杂并且需要多次迭代，这造成Turbo码译码延时大，译码速度慢，因此限制了Turbo码的实际应用。因此有必要研究如何将现有的Turbo码译码算法进行简化，加速，使其转化成为适合在硬件上实现的算法，将实验室的理论研究成果转化成为硬件产品。 论文主要的研究内容有以下两点： 其一，提出信道自适应迭代译码方案。在事先设定最大迭代次数的情况下，自适应Turbo码译码算法能够根据信道的变化自动调整迭代次数。 仿真结果表明：该自适应迭代译码方案能够根据信道的变化自动调整迭代次数，在保证译码性能基本上没有损失的情况下，有效减少译码时间，明显提高译码速度。 其二，根据得到的信道自适应迭代译码方案，借助Xilinx公司Spartan3 FPGA硬件平台，使用Verilog硬件描述语言，将用C/C++语言写成的信道自适应迭代译码算法转化成为硬件设计实现，得到硬件电路，并对得到的译码器硬件电路进行测试。 测试结果表明：随着信道的变化，硬件电路的译码速度也随之自动变化，信噪比越高译码速度越快，并且硬件译码器性能（误比特率）与实验仿真基本一致。
上传时间： 2013-05-31
上传用户：huyiming139
矩阵运算是描述许多工程问题中不可缺少的数学关系，矩阵运算具有执行效率好、速度快、集成度高等优点，并且随着动态可配置技术的发展，灵活性也有了很大的提高。因此，寻找矩阵运算的高速实现方法是具有很大的现实意义，能够为高速运算应用提供技术支持。 为了提高研究成果的实用性与商用性，本文主要针对某种体积小、运算速度和性能要求很高的特殊场合设计并实现基于FPGA的矩阵运算功能。通过系统地研究FPGA功能结构、设计原理、DSP接口、IEEE-754标准，深入学习浮点数及矩阵的基础运算以及硬件编程语言等内容，根据矩阵运算的特点和原理，讨论了硬件设计方面重点对具体核心器件结构、特点以及有关FPGA的设计流程和控制器Verilog HDL硬件编程语言代码方面内容，确定了基于FPGA浮点运算及矩阵运算单元的Verilog HDL设计方法，在Quartus II平台上对其仿真、记录运算结果，并对采集到的数据结果进行了深入分析与总结。 本设计通过几种矩阵算法利用FPGA和MATLAB分别进行了实现测试，验证了设计结果的正确性，证明了本设计中矩阵运算速率的实用性与高效性，提高了系统资源利用率和系统可靠性，为今后在工程、军事、通讯等生产生活各个领域应用打下良好基础。
上传时间： 2013-07-07
上传用户：xuanjie
随着电子技术的快速发展，各种电子设备对时间精度的要求日益提升。在卫星发射、导航、导弹控制、潜艇定位、各种观测、通信等方面，时钟同步技术都发挥着极其重要的作用，得到了广泛的推广。对于分布式采集系统来说，中心主站需要对来自于不同采集设备的采集数据进行汇总和分析，得到各个采集点对同一事件的采集时间差异，通过对该时间差异的分析，最终做出对事件的准确判断。如果分布式采集系统中的各个采集设备不具有统一的时钟基准，那么得到的各个采集时间差异就不能反映出实际情况，中心主站也无法准确地对事件进行分析和判断，甚至得出错误的结论。因此，时钟同步是分布式采集系统正常运作的必要前提。 目前国内外时钟同步领域常用的技术有GPS授时技术，锁相环技术和IRIG-B 码等。GPS授时技术虽然精度高，抗干扰性强，但是由于需要专用的GPS接收机，若单纯使用GPS 授时技术做时钟同步，就需要在每个采集点安装接收机，成本较高。锁相环是一种让输出信号在频率和相位上与输入参考信号同步的技术，输出信号的时钟准确度和稳定性直接依赖于输入参考信号。IRIG-B 码是一种信息量大，适合传输的时间码，但是由于其时间精度低，不适合应用于高精度时钟同步的系统。基于上述分析，本文结合这三种常用技术，提出了一种基于FPGA的分布式采集系统时钟同步控制技术。该技术既保留了GPS 授时的高精确度和高稳定性，又具备IRIG-B时间码易传输和低成本的特性，为分布式采集系统中的时钟同步提供了一种新的解决方案。 本文中的设计采用了Ublox公司的精确授时GPS芯片LEA-5T，通过对GPS芯片串行时间信息解码，获得准确的UTC时间，并实现了分布式采集系统中各个采集设备的精确时间打码。为了能够使整个分布式采集系统具有统一的高精度数据采集时钟，本论文采用了数模混合的锁相环技术，将GPS 接收芯片输出的高精度秒信号作为参考基准，生成了与秒信号高精度同步的100MHZ 高频时钟。本文在FPGA 中完成了IRIG-B 码的编码部分，将B 码的准时标志与GPS 秒信号同步，提高了IRIG-B 码的时间精度。在分布式采集系统中，IRIG-B时间码能直接通过串口或光纤将各个采集点时间与UTC时间统一，节约了各点布设GPS 接收机的高昂成本。最后，通过PC104总线对时钟同步控制卡进行了数据读取和测试，通过实验结果的分析，提出了改进方案。实验表明，改进后的时钟同步控制方案具有很高的时钟同步精度，对时钟同步技术有着重大的推进意义！
上传时间： 2013-08-05
上传用户：lz4v4
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
随着计算机和自动化测量技术的日益发展，测量仪器和计算机的关系日益密切。计算机的很多成果很快就应用到测量和仪器领域，与计算机相结合已经成为测量仪器和自动测试系统发展的必然趋势。高度集成的现场可编程门阵列（FPGA）是超大规模集成电路和计算机辅助设计技术发展的结果，由于FPGA器件具备集成度高、体积小、可以利用基于计算机的开发平台，用编写软件的方法来实现专门硬件的功能等优点，大大推动了数字系统设计的单片化、自动化，缩短了单片数字系统的设计周期、提高了设计的灵活性和可靠性。 本文研究基于网络的高速数据采集系统的设计与实现问题。论文完成了以FPGA结构为系统硬件平台，uClinux为核心的系统的软件平台设计，进行信号的采集和远程网络监测的功能。 论文从软硬件两方面入手，阐述了基于FPGA器件进行数据采集的硬件系统设计方法，以及基于uClinux操作系统的设备驱动程序设计和应用程序设计。 硬件方面，FPGA采用Xilinx公司Spartan系列的XC3S500芯片，用verilog HDL硬件描述语言在Xilinx公司提供的ISE辅助设计软件中实现FPGA编程。将微处理器MicroBlaze、数据存储器、程序存储器、以太网控制器、数模转换控制器等数字逻辑电路通过CoreConnect技术用OPB总线集成在同一个FPGA内部，形成一个可编程的片上系统（SOPC）。采用基于FPGA的SOPC设计的突出优点是不必更换芯片就可以实现设计的改进和升级，同时也可以降低成本和提高可靠性。 软件方面，为了更好更有效地管理和拓展系统功能，移植了uClinux到MicroBlaze软处理器上，设计实现了平台上的ADC设备驱动程序和数据采集应用程序。并通过修订内核，实现了利用以太网TCP/IP协议来访问数据采集程序获得的数据。
上传时间： 2013-05-23
上传用户：晴天666
近年来，以FPGA为代表的数字系统现场集成技术取得了快速的发展，FPGA不但解决了信号处理系统小型化、低功耗、高可靠性等问题，而且基于大规模FPGA单片系统的片上可编程系统(SOPC)的灵活设计方式使其越来越多的取代ASIC的市场。传统的通用信号处理系统使用DSP作为处理核心，系统的可重构型不强，FPGA解决了这一问题，并且现有的FPGA中，多数已集成DSP模块，结合FPGA较强的信号并行处理特性使其与DSP信号处理能力差距很小。因此，FPGA作为处理核心的通用信号处理系统具有很强的可实施性。 @@ 基于上述要求，作者设计和完成了一个基于多FPGA的通用实时信号处理系统。该系统采用4片XC3SD1800A作为处理核心，使用DDR2 SDRAM高速存储实时数据。作者通过全面的分析，设计了核心板、底板和应用板分离系统架构。该平台能够根据实际需求进行灵活的搭配，核心板之间的数据传输采用了LVDS(低电压差分信号)技术，从而使得数据能够稳定的以非常高的速率进行传输。 @@ 本系统属于高速数字电路的设计范畴，因此必须重视信号完整性的设计与分析问题，作者根据高速电路的设计惯例和软件辅助设计的方法，在分析和论证了阻抗控制、PCB堆叠、PCB布局布线等约束的基础上，顺利地完成了PCB绘制与调试工作。 @@ 作为系统设计的重要环节，作者还在文中研究了在系统设计过程中出现的电源完整性问题，并给出了解决办法。 @@ LVDS高速数据通道接口和DDR2存储器接口设计决定本系统的使用性能，本文基于所选的FPGA芯片进行了详细的阐述和验证。并结合系统的核心板和底板，完成了应用板，视频图像采集、USB、音频、LCD和LED矩阵模块显示等接口的设计工作，对其中的部分接口进行了逻辑验证。 @@ 经过测试，该通用的信号处理平台具有实时性好、通用性强、可扩展和可重构等特点，能够满足当前一些信号处理系统对高速、实时处理的要求，可以广泛应用于实时信号处理领域。通过本平台的研究和开发工作，为进一步研究和设计通用、实时信号处理系统打下了坚实的基础。 @@关键词：通用实时信号处理；FPGA；信号完整性；DDR2；LVDS
上传时间： 2013-05-27
上传用户：qiaoyue
移动无线信道特性对移动通信系统性能具有重要影响，移动信道建模和仿真对移动通信系统的研发具有重要意义。因此，对移动信道建模与仿真进行研究，具有重要的理论意义和实际应用价值。 本文从无线电波的传播特点出发，分析了无线电波的传播模型和描述信道特性的主要参数，重点分析了移动小尺度衰落模型；结合无线电波传输环境的特点，研究了平坦衰落信道和频率选择性信道的特点，设计了基于FPGA的移动无线信道仿真器，同时给予了软硬件验证。 本文从衰落的数学模型角度研究了信道传输特性，以及各项参数对信道特性的影响。主要做了以下几个方面的工作： 1.简要介绍了无线电通信的发展史及信道建模与仿真的意义；论述了信道对无线信号主要的三类影响：自由空间的路径损失、阴影衰落、多径衰落；分析了无线通信传播环境，移动无线通信信道仿真的基本模型，同时介绍了用正弦波叠加法和成型滤波器法建立信道确定型仿真模型的具体实现方法。 2.对移动无线信道特性进行了Matlab仿真，对仿真结果进行了对比分析，对影响信道特性的主要参数设置进行了分析仿真。 3.设计了一种基于FPGA的移动无线信道仿真器，并对实现该仿真器的关键技术和实现方法进行了分析。该信道仿真器能够实时模拟窄带信号条件下无线信道的主要特点，如多径时延、多普勒频移、瑞利衰落等，其主要的技术指标达到了设计要求。该模拟器结构简单，参数可调，易于扩展，通用性强，可以部分或全部集成到处于研制阶段的接收机中，以便于性能测试，也可应用于教学实践。
上传时间： 2013-04-24
上传用户：suxuan110425
便携式B型超声诊断仪具有无创伤、简便易行、相对价廉等优势，在临床中越来越得到广泛的应用。它将超声波技术、微电子技术、计算机技术、机械设计与制造及生物医学工程等技术融合在一起。开展该课题的研究对提高临床诊断能力和促进我国医疗事业的发展具有重要的意义。 便携式B型超声诊断仪由人机交互系统、探头、成像系统、显示系统构成。其基本工作过程是：首先人机交互系统接收到用户通过键盘或鼠标发出的命令，然后成像系统根据命令控制探头发射超声波，并对回波信号处理、合成图像，最后通过显示系统完成图像的显示。 成像系统作为便携式B型超声诊断仪的核心对图像质量有决定性影响，但以前研制的便携式B型超声诊断仪的成像系统在三个方面存在不足：第一、采用的是单片机控制步进电机，控制精度不高，导致成像系统采样不精确；第二、采用的数字扫描变换算法太粗糙，影响超声图像的分辨率；第三、它的CPU多采用的是51系列单片机，测量速度太慢，同时也不便于系统升级和扩展。 针对以上不足，提出了基于FPGA的B型超声成像系统解决方案，采用Altera公司的EP2C5Q208C8芯片实现了步进电机步距角的细分，使电机旋转更匀速，提高了采样精度；提出并采用DSTI-ULA算法（Uniform Ladder Algorithm based on Double Sample and Trilinear Interotation）在FPGA内实现数字扫描变换，提高了图像分辨率；人机交互系统采用S3C2410-AL作为CPU，改善了测量速度和系统的扩展性。 通过对系统硬件电路的设计、制作，软件的编写、调试，结果表明，本文所设计的便携式B型超声成像系统图像分辨率高、测量速度快、体积小、操作方便。本文所设计的便携式B型超声诊断仪可在野外作业和抢险（诸如地震、抗洪）中发挥作用，同时也可在乡村诊所中完成对相关疾病的诊断工作。
上传时间： 2013-05-18
上传用户：helmos
随着图像声纳技术的发展，对于大数据量图像数据的压缩成为必须要解决的一个课题。本文结合水声图像特点，应用VerilogHDL 语言在Quartus Ⅱ软件环境下设计实现了JPEG基本模式编解码器。 JPEG是国际标准化组织(ISO)和CCITT 联合制定的静态图像的压缩标准，是目前最常使用的图像存储格式。 论文首先介绍了JPEG编码的基本原理，然后根据编码的流程从总体结构上对JPEG编码器进行了模块划分。对于2D—DCT变换采用了行列分离的快速算法；针对水声图像特点采用了DC系数直接编码。以一幅真实的水声图像作为JPEG编码器的测试输入，对编码器输出的码流经过软件编程后正确显示出了JPEG图片，并分析了压缩图像效果和质量。 JPEG解码器采用了和JPEG编码器对称的模块划分，2D—IDCT变换同样采用了行列分离的快速算法；根据JPEG标准中哈夫曼编码的特点，哈夫曼解码采用了浓缩哈夫曼表法，降低了存储资源，提高了解码速度。对经本文设计的JPEG解码器解码后的图片和原图片进行了比较分析，结果表明本设计满足要求。
上传时间： 2013-05-25
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