内容提要： SD3系列器件介绍 可编程通用外围芯片PSD301 可编程通用外围芯PSD311等介绍。 1.1 简介 1.1.1 引言 1.2.2 器件命名方式 1.1.3 PSD3系列器件简介 1.1.4 PSD3系列器件性能简介 1.1.5 支持PSD系列的WSI软件 1.2 系统结构 1.2.1 PSD3系列器件结构和引脚说明 1.2.2 地址输入 1.2.3 性能参数 1.2.4 微控制器/微处理器控制输入 1.3 PSD3系列器件的操作方式 1.3.1多路复用8位地址/数据总线 1.3.2多路复用16位/数据总线 ............................ ............................
上传时间： 2013-10-22
上传用户：座山雕牛逼
PCF8579是一款低功耗的CMOS LCD列驱动器，以1:8，1:16，1:24或1:32的复用率驱动点阵图形显示器。该器件含40个输出脚，可驱动一个32行复用的32×40点阵LCD。最多可级联16个PCF8579，同一I2C总线上最多可挂载32个器件（使用2个从机地址）。PCF8579最适合与PCF8578 LCD行/列驱动器配合使用，这两个器件共同形成了通用LCD点阵驱动芯片组，可以驱动显示多达40960个点。PCF8579与大多数微控制器兼容并通过一个双线I2C总线进行通信。由于部分VDD可以关断，SCL和SDA引脚的ESD保护系统并未通过二极管连接到VDD。器件具有自增寻址的显示RAM和显示区域切换等功能，使应用系统的通信量减到最低。
上传时间： 2013-10-29
上传用户：dalidala
PCF8535是一款低功耗的CMOS点阵液晶驱动器，能以1：17，1：24，1：34、1：49和1：65的多路复用速率驱动点阵液晶显示器，驱动点阵能力可达65×133点。PCF8535将液晶驱动器所须的全部功能（包括产生LCD偏置电压的产生等）都集成在芯片里面，这样做可以大大地减少外部器件并降低功耗。
上传时间： 2013-11-25
上传用户：1047385479
特点： • 8/10 位精度 • 7 us, 10-位单次转换时间. • 采样缓冲放大器 • 可编程采样时间 • 左/右 对齐, 有符号/无符号结果数据 • 外部触发控制 • 转换完成中断 • 模拟输入8通道复用 • 模拟/数字输入引脚复用 • 1到8转换序列长度 • 连续转换模式 • 多通道扫描方式
上传时间： 2014-12-28
上传用户：88mao
1、 支持USB 1.1通讯协议；2、 支持高速（Full Speed、12Mbps ）和低速（Low Speed、1.5Mbps ）传输；3、 6MHz晶体，锁相环PLL振荡器提供高速、低速所需时钟源；4、 支持3个端口（endpoint），可独立编程为IN 或 OUT端口。5、 PS/2：支持PS/2协议（eg.鼠标），与USB复用。
上传时间： 2013-11-03
上传用户：hbsunhui
ATM即异步转移模式，ATM是一种基于信元的交换和复用技术，综合了电路交换和分组交换的特点：ATM是面向连接的即任何一个ATM终端用户在与另一用户通信时都需要建立连接；另一方面ATM传输采用了固定长的信元因而其又具有分组交换的特点，ATM又利用了统计复用的原理使各连接可以共享带宽资源。
标签： ATM
上传时间： 2014-04-16
上传用户：lihairui42
对于利用LabVIEW FPGA实现RIO目标平台上的定制硬件的工程师与开发人员，他们可以很容易地利用所推荐的组件设计构建适合其应用的、可复用且可扩展的代码模块。基于已经验证的设计进行代码模块开发，将使现有IP在未来应用中得到更好的复用，也可以使在不同开发人员和内部组织之间进行共享和交换的代码更好服用
上传时间： 2013-11-20
上传用户：lnnn30
描述了基于FPGA的FIR滤波器设计。根据FIR的原理及严格线性相位滤波器具有偶对称的性质给出了FIR滤波器的4种结构，即直接乘加结构、乘法器复用结构、乘累加结构、DA算法。在本文中给出上述几种算法的结构框图，并通过FPGA编程实现上述几种算法，并给出所用的资源来比较各种算法的优劣。
上传时间： 2013-12-09
上传用户：lvzhr
介绍了多入多出-正交频分复用（MIMO-OFDM）系统，并分析了其发射机的实现原理。充分利用Altera公司Stratix系列现场可编程门阵列（FPGA）芯片和IP（知识产权）核，提出了一种切实可行的MIMO-OFDM基带系统发射机的FPGA实现方法。重点论述了适合于FPGA实现的对角空时分层编码（D-BLAST）的方法和实现原理以及各个主要模块的工作原理。并给出了其在ModelSim环境下的仿真结果。结果表明，本设计具有设计简单、快速、高效和实时性好等特点。
上传时间： 2013-10-13
上传用户：Aeray
数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确地锁定相位，具有良好的性能。
上传时间： 2013-11-15
上传用户：yjj631
