随着人们对数字电视和数字视频信息的需求越来越大，数字电视广播在中国迅速的发展起来。近几年，数字电视传输系统技术逐渐成熟，数字电视地面广播（DTTB）传输标准也于2006年8月30号正式出台。此标准技术是由我国多家单位联合研究的，具有自主知识产权的数字地面电视传输标准。DTTB系统标准的研究与仿真，具有巨大的实用价值和广阔的市场前景。 @@ 本文首先研究了地面数字电视广播标准中平方根升余弦（SRRC）滤波器（滚降系数为0．05）的结构设计，介绍了一种适合在FPGA中实现的高阶高速FIR滤波器的并行流水线结构。在本设计中，以CSD数优化滤波器系数，并运用简化加法器图（Reduced Adder Graph，RAG）算法进行改进，最后采用并行处理的转置型流水线结构实现。 @@ 接着研究数字电视地面传输标准采用的传输技术-OFDM的基本概念和技术特点，并研究了清华大学提出的DMB-T方案中TDS-OFDM信号帧的组成结构以及相关原理。 @@ 最后，本文针对OFDM调制所需要的3780点FFT处理器进行研究。为了保证OFDM信号的采样率和时域导频的采样率相同，以达到较好的同步性能，采用了3780个正交子载波的设计方案。在实现过程中，分析比较了多种算法的计算复杂性，设计出在硬件实现复杂度上进行优化的3780点FFT处理器的数据流流水线算法。之后，通过定点仿真比较各模块输出的动态范围和概率分布，设计出定点字长的优化方案，并分析计算了这一处理器的输出信噪比与内部各模块字长的关系，进一步降低了硬件实现复杂性。 @@关键字：数字电视地面广播传输（DTTB）；平方根升余弦滤波器（SRRC）；正交频分复用调制（OFDM）；快速傅立叶变换（FFT）； 3780
上传时间： 2013-04-24
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现代通信朝着全网IP化的进程逐步发展，越来越多的通信需要IP路由查找；同时光纤技术的发展，使得比特速率达到了20Gbps，路由技术成了整个通信系统的瓶颈，迫切需要一种具有高查找性能，低成本的路由算法，能够适应大规模应用。 本文研究了一种高性能、低成本的路由算法。在四分支并行路由查找算法的基础上，实现了双分支并行，每个分支流水查找的16-8-8路由算法。该算法由三级表构成，长度小于16的前缀通过扩展成为长度16的前缀存储在第一级表中；长度小于24位的前缀通过扩展成为长度24的前缀存储在前两级表中；长度大于24的前缀则通过专门的存储空间进行存储。将IP路由的二维查找转化为一维精确查找，每次查找最多访问存储器3次，就可以查得下一跳的路由信息。使用Verilog语言实现了本文提出的算法，并对算法进行了功能仿真。为了实现低成本，该算法采用了FPGA和SSRAM的硬件结构实现。 功能仿真表明本文设计的算法查找速度能适应20Gbps的接口转发速率。
上传时间： 2013-04-24
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对于H.264视频编码系统，虽然单纯用软件也可以实现整个编码过程，但是由于整个编码系统的算法复杂度很高，里面又有大量的数学运算，使得软件的计算能力差、速度慢，容易造成总线拥挤，所以单纯地依靠软件无法实现视频编码的要求。为了缩短整个编码的时间，提高编码系统的工作效率，有必要将软件中耗费时间和资源较多的模块用硬件来实现。本文正是基于上述的想法，通过使用FPGA丰富的内部资源来实现H.264的编码。本系统流程是首先使用视频解码芯片SAA7113将从摄像头传输过来的PAL制式数据转换为ITU656格式的数字视频数据，然后由FPGA读取并进行预测、变换和编码，最后将编码生成的码流通过USB接口发送到PC端进行解码和显示。
上传时间： 2013-06-30
上传用户：hehuaiyu
Scaler是平板显示器件(FPD，Flat Panel Display)中的重要组成部分，它将输入源图像信号转换成与显示屏固定分辨率一致的信号，并控制其显示在显示屏上。本文在研究图像缩放算法和scaler在FPD中工作过程的基础上，采用自上而下(Top-down)的设计方法，给出了scaler的设计及FPGA验证。该scaler支持不同分辨率图像的缩放，且缩放模式可调，也可以以IP core的形式应用于相关图像处理芯片中。 图像缩放内核是scaler的核心部分，它是scaler中的主要运算单元，完成图像缩放的基本功能，它所采用的核心算法以及所使用的结构设计决定着缩放性能的优劣，也是控制芯片成本的关键。因此，本文从缩放内核的结构入手，对scaler的总体结构进行了设计；通过对图像缩放中常用算法的深入研究提出了一种新的优化算法——矩形窗缩放算法，并对其计算进行分析和简化，降低了计算的复杂度。FPGA设计中，采用列缩放与行缩放分开处理的结构，使用双口RAM作为两次缩放间的数据缓冲区。使用这种结构的优势在于：行列缩放可以同时进行，数据处理的可靠性高、速度快：内核结构简单明了,数据缓冲区大小合适，便于设计。此外，本文还介绍了其他辅助模块的设计，包括DVI接口信号处理模块、缩放参数计算与控制模块以及输出信号检测与时序滤波模块。 本设计使用Verilog HDL对各模块进行了RTL级描述，并使用Quartus II7.2进行了逻辑仿真，最后使用Altera公司的FPGA芯片来进行验证。通过逻辑验证和系统仿真，证明该scaler的设计达到了预期的目标。对于不同分辨率的图像，均可以在显示屏上得到稳定的显示。
上传时间： 2013-05-30
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对弓网故障的检测是当今列车检测的一项重要任务。原始故障视频图像具有极大的数据量，使实时存储和传输故障视频图像极其困难。由于视频的数据量相当大，需要采用先进的视频编解码协议进行处理，进而实现检测现场的实时监控。 @@ H．264/AVC(Advanced Video Coding)作为MPEG-4的第10部分，因其具有超高的压缩效率、极好的网络亲和性，而被广泛研究与应用。H．264/AVC采用了先进的算法，主要有整数变换、1/4像素精度插值、多模式帧间预测、抗块效应滤波器和熵编码等。 @@ 本文使用硬件描述语言Verilog，以红色飓风 II开发板作为硬件平台，在开发工具QUARTUSII 6．0和MODELSIM_SE 6．1B环境中完成软核的设计与仿真验证。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作为核心芯片，实现视频图像采集、存储、显示以及实现H．264/AVC部分算法的基本系统。 @@ FPGA以其设计灵活、高速、具有丰富的布线资源等特性，逐渐成为许多系统设计的首选，尤其是与Verilog和VHDL等语言的结合，大大变革了电子系统的设计方法，加速了系统的设计进程。 @@ 本文首先分析了FPGA的特点、设计流程、verilog语言等，然后对静态图像及视频图像的编解码进行详细的分析，比如H．264/AVC中的变换、量化、熵编码等：并以JM10．2为平台，运用H．264/AVC算法对视频序列进行大量的实验，对不同分辨率、量化步长、视频序列进行编解码以及对结果进行分析。接着以红色飓风II开发板为平台，进行视频图像的采集存储、显示分析，其中详细分析了SAA7113的配置、CCD信号的A/D转换、I2C总线、视频的数字化ITU-R BT．601标准介绍及视频同步信号的获取、基于SDRAM的视频帧存储、VGA显示控制设计；最后运用verilog语言实现H．264/AVC部分算法，并进行功能仿真，得到预计的效果。 @@ 本文实现了整个视频信号的采集存储、显示流程，详细研究了H．264/AVC算法，并运用硬件语言实现了部分算法，对视频编解码芯片的设计具有一定的参考价值。 @@关键词：FPGA；H．264/AVC；视频；verilog；编解码
上传时间： 2013-04-24
上传用户：啦啦啦啦啦啦啦
LDPC(Low Density Parity Check)码是一类可以用非常稀疏的校验矩阵或二分图定义的线性分组纠错码，最初由Gallager发现，故亦称Gallager码.它和著名Turbo码相似，具有逼近香农限的性能，几乎适用于所有信道，因此成为近年来信道编码界研究的热点。 LDPC码的奇偶校验矩阵呈现稀疏性，其译码复杂度与码长成线性关系，克服了分组码在长码长时所面临的巨大译码计算复杂度问题，使长编码分组的应用成为可能。而且由于校验矩阵的稀疏特性，在长的编码分组时，相距很远的信息比特参与统一校验，这使得连续的突发差错对译码的影响不大，编码本身就具有抗突发差错的特性。 本文首先介绍了LDPC码的基本概念和基本原理，其次，具体介绍了LDPC码的构造和各种编码算法及其生成矩阵的产生方法，特别是准循环LDPC码的构造以及RU算法、贪婪算法，并在此基础上采用贪婪算法对RU算法进行了改进。 最后，选用Altera公司的Stratix系列FPGA器件EPls25F67217，实现了码长为504的基于RU算法的LDPC编码器。在设计过程中，为节省资源、提高速度，在向量存储时采用稀疏矩阵技术，在向量相加时采用通过奇校验直接判定结果的方法，在向量乘法中，采用了前向迭代方法，避开了复杂的矩阵求逆运算。结果表明，该编码器只占用约10％的逻辑单元，约5％的存储单元，时钟频率达到120MHz，数据吞吐率达到33Mb/s，功能上也满足编码器的要求。
上传时间： 2013-06-09
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文章开篇提出了开发背景。认为现在所广泛应用的开关电源都是基于传统的分立元件组成的。它的特点是频率范围窄、电力小、功能少、器件多、成本较高、精度低，对不同的客户要求来“量身定做”不同的产品，同时几乎没有通用性和可移植性。在电子技术飞速发展的今天，这种传统的模拟开关电源已经很难跟上时代的发展步伐。 随着DSP、ASIC等电子器件的小型化、高速化，开关电源的控制部分正在向数字化方向发展。由于数字化，使开关电源的控制部分的智能化、零件的共通化、电源的动作状态的远距离监测成为了可能，同时由于它的智能化、零件的共通化使得它能够灵活地应对不同客户的需求，这就降低了开发周期和成本。依靠现代数字化控制和数字信号处理新技术，数字化开关电源有着广阔的发展空间。 在数字化领域的今天，最后一个没有数字化的堡垒就是电源领域。近年来，数字电源的研究势头与日俱增，成果也越来越多。虽然目前中国制造的开关电源占了世界市场的80％以上，但都是传统的比较低端的模拟电源。高端市场上几乎没有我们份额。 本论文研究的主要内容是在传统开关电源模拟调节器的基础上，提出了一种新的数字化调节器方案，即基于DSP和FPGA的数字化PID调节器。论文对系统方案和电路进行了较为具体的设计，并通过测试取得了预期结果。测试证明该方案能够适合本行业时代发展的步伐，使系统电路更简单，精度更高，通用性更强。同时该方案也可用于相关领域。 本文首先分析了国内外开关电源发展的现状，以及研究数字化开关电源的意义。然后提出了数字化开关电源的总体设计框图和实现方案，并与传统的开关电源做了较为详细的比较。本论文的设计方案是采用DSP技术和FPGA技术来做数字化PID调节，通过数字化PID算法产生PWM波来控制斩波器，控制主回路。从而取代传统的模拟PID调节器，使电路更简单，精度更高，通用性更强。传统的模拟开关电源是将电流电压反馈信号做PID调节后--分立元器件构成，采用专用脉宽调制芯片实现PWM控制。电流反馈信号来自主回路的电流取样，电压反馈信号来自主回路的电压采样。再将这两个信号分别送至电流调节器和电压调节器的反相输入端，用来实现闭环控制。同时用来保证系统的稳定性及实现系统的过流过压保护、电流和电压值的显示。电压、电流的给定信号则由单片机或电位器提供。再次，文章对各个模块从理论和实际的上都做了仔细的分析和设计，并给出了具体的电路图，同时写出了软件流程图以及设计中应该注意的地方。整个系统由DSP板和ADC板组成。DSP板完成PWM生成、PID运算、环境开关量检测、环境开关量生成以及本地控制。ADC板主要完成前馈电压信号采集、负载电压信号采集、负载电流信号采集、以及对信号的一阶数字低通滤波。由于整个系统是闭环控制系统，要求采样速率相当高。本系统采用FPGA来控制ADC，这样就避免了高速采样占用系统资源的问题，减轻了DSP的负担。DSP可以将读到的ADC信号做PID调节，从而产生PWM波来控制逆变桥的开关速率，从而达到闭环控制的目的。 最后，对数字化开关电源和模拟开关电源做了对比测试，得出了预期结论。同时也提出了一些需要改进的地方，认为该方案在其他相关行业中可以广泛地应用。模拟控制电路因为使用许多零件而需要很大空间，这些零件的参数值还会随着使用时间、温度和其它环境条件的改变而变动并对系统稳定性和响应能力造成负面影响。数字电源则刚好相反，同时数字控制还能让硬件频繁重复使用、加快上市时间以及减少开发成本与风险。在当前对产品要求体积小、智能化、共通化、精度高和稳定度好等前提条件下，数字化开关电源有着广阔的发展空间。本系统来基本上达到了设计要求。能够满足较高精度的设计要求。但对于高精度数字化电源，系统还有值得改进的地方，比如改进主控器，提高参考电压的精度，提高采样器件的精度等，都可以提高系统的精度。 本系统涉及电子、通信和测控等技术领域，将数字PID算法与电力电子技术、通信技术等有机地结合了起来。本系统的设计方案不仅可以用在电源控制器上，只要是相关的领域都可以采用。
上传时间： 2013-06-29
上传用户：dreamboy36
本论文设计了一种基于FPGA的高速FIR数字滤波器,滤波器实现低通滤波,截止频率为1MHz,通带波纹小于1 dB,阻带最大衰减为-40 dB,输入输出数据为8位二进制,采样频率为10MHz。 论文首先简要介绍了数字滤波器的基本原理和线性FIR数字滤波器的性质、结构,根据滤波器的性能要求选择窗函数、确定系数,在算法上为了满足数字滤波器的要求,对系数放大512倍并取整,并用Matlab对数字滤波器原理进行了证明。同时简述了EDA技术和FPGA设计流程。 其次,论文说明了FIR数字滤波器模块的划分,并用Verilog语言在Modelsim环境下进行了功能测试。对于数字滤波器系数中的-1,-2,4这些简单的系数乘法直接进行移位和取反,可以极大的节省资源和优化设计。而对普通系数乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速实现了乘积的运算；另外,在本设计进行部分积累加时,采用舍取冗余位,主要是根据设计时已对系数进行了放大,而输出时又要将结果相应的缩小,所以在累加时,提前对部分积缩小,从而减少了运算量,从时间和资源上都得到了优化。 论文的最后分别用Modelsim和Quartus II进行了FIR数字滤波器的前仿真和后仿真,将仿真的结果和Matlab中原理验证时得到的理想值进行了比较,并对所产生的误差进行了分析。仿真结果表明：本16阶FIR数字滤波器设计能够实现截止频率为1MHz的低通滤波,并且工作频率可达150MHz以上。
上传时间： 2013-05-24
上传用户：qiaoyue
随着数字电子技术的发展，数字信号处理广泛应用于声纳、雷达、通讯语音处理和图像处理等领域。快速傅立叶变换(Fast Fourier Transform，FFT)在数字信号处理系统中起着很重要的作用，FFT 有效地提高了离散傅立叶变换(Discret Fourier Transform，DFT)的运算效率。 处理器一般要求具有高速度、高精度、大容量和实时处理的性能，而现场可编程门阵列(Field Programmable Gate Array，FPGA)是近年来迅速发展起来的新型可编程器件，在处理大规模数据方面，有极大的优势。论文采用了在FPGA中实现FFT算法的方案。 数字信号处理板的硬件电路设计是本论文的重要部分之一。在介绍了FFT以及波束形成的基本原理和基本方法的基础上，根据实时处理的要求，给出了数字信号处理板的硬件设计方案并对硬件电路的实现进行了分析和说明。 依据数字系统的设计方法，分别采用基二按时间抽取FFT算法、基四按时间抽取FFT算法以及FFT兆核函数三种方法利用硬件描述语言(VHSICHardware Description Language，VHDL)实现了1024点的FFT，接着对三种方法进行了评估，得出了FPGA完全能满足处理器的实时处理的要求的结论。然后根据通用串行总线(Universial Serial Bus，USB)协议，利用VHDL语言编写了USB接口芯片ISP1581的固件程序，实现了设备的枚举过程。
上传时间： 2013-06-27
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LED显示屏作为一项高新科技产品正引起人们的高度重视，它以其动态范围广，亮度高，寿命长，工作性能稳定而日渐成为显示媒体中的佼佼者，现已广泛应用于广告、证券、交通、信息发布等各方面，且随着全彩屏显示技术的日益完善，LED显示屏有着广阔的市场前景。 本文主要研究的对象为全彩色LED同步显示屏控制系统，提出了一个系统实现方案，整个系统分三部分组成：DVI解码电路、发送系统以及接收系统。DVI解码模块用于从显卡的DVI口获取视频源数据，经过T.D.M.S.解码恢复出可供LED屏显示的红、绿、蓝共24位像素数据和一些控制信号。发送系统用于将收到的数据流进行缓存，经处理后发送至以太网芯片进行以太网传输。接收系统接收以太网上传来的视频数据流，经过位分离操作后存入SRAM进行缓存，再串行输入至LED显示屏进行扫描显示。然后，从多方面论述了该方案的可行性，仔细推导了LED显示屏各技术参数之间的联系及约束关系。 本课题采用可编程逻辑器件来完成系统功能，可编程逻辑器件具有高集成度、高速度、在线可编程等特点，不仅可以满足高速图像数据处理对速度的要求，而且增加了设计的灵活性，不需修改电路硬件设计，缩短了设计周期，还可以进行在线升级。
上传时间： 2013-04-24
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