基于FPGA和DDS技术的正弦信号发生器设计
标签： FPGA DDS 正弦信号发生器
上传时间： 2014-01-18
上传用户：hzakao
一种基于SOPC的任意波形发生器的构建方法
标签： SOPC 任意波形发生器
上传时间： 2013-10-31
上传用户：Aeray
基于DDS的多波形信号发生器设计
标签： DDS 多波形 信号发生器
上传时间： 2013-11-08
上传用户：kqc13037348641
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
标签： 370 WP 智能时钟 动态
上传时间： 2013-11-16
上传用户：eastimage
提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。
标签： FPGA 时钟 跟踪环路
上传时间： 2014-12-28
上传用户：498732662
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
标签： Xilinx FPGA 全局时钟资源
上传时间： 2014-01-01
上传用户：maqianfeng
随着混沌理论应用于产生伪随机序列的发展，用现场可编程逻辑门阵列实现了基于TD—ERCS混沌的伪随机序列发生器．为了便于硬件实现并减少硬件占用资源．对原算法(即基于TD—ERCS构造伪随机序列发生器的算法)进行了适当改进，密钥空间缩减到2⋯．设计采用双精度浮点运算，选用Cyclone系列的EPIC20F400芯片。完成了CPRSG的系统仿真实验．系统的硬件电路占用17716个逻辑单元，占芯片资源88％，工作频率50 MHz，EPRS产生速率10 Mbps．
标签： FPGA 混沌 伪随机序列 发生器
上传时间： 2013-10-28
上传用户：crazyer
文中针对某型声纳维修训练系统的通信需求，结合声纳信号发生器的特点，提出了基于C/S模式的通信控制模块设计方案。模块采用Winsock网络编程技术实现了客户机与服务器间高速局域网通信，服务器响应客户机的请求后，输出数字控制量并利用PCI-1711的12位D/A转换功能，将数字控制量转换为模拟信号，从而实现声纳信号发生器任意波形产生。该信号发生器输出信号的幅度、频率、脉宽、持续时间等参数均可通过网络通信方式设置，并易于调节。本系统控制灵活，具有较高的实用价值。
标签： 声纳 信号发生器 通信控制 模块
上传时间： 2013-10-10
上传用户：hanbeidang
DDS的多功能正弦信号发生器设计下载
标签： DDS 多功能 免费下载
上传用户：894898248
有关RCC时钟配置的
标签： STM RCC 32 时钟控制
上传时间： 2013-12-23
上传用户：sqq
