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时钟分配

  • 最新发布AD9850模块相关资料125M参考时钟

    最新发布AD9850模块相关资料125M参考时钟

    标签: 9850 125M AD 发布

    上传时间: 2013-10-16

    上传用户:lifangyuan12

  • 单片机12864液晶时钟显示程序

    12864液晶时钟显示程序 LCD 地址变量 ;**************变量的定义***************** RS             BIT      P2.0            ;LCD数据/命令选择端(H/L) RW             BIT      P2.1          ;LCD读/写选择端(H/L) EP             BIT      P2.2            ;LCD使能控制 PSB        EQU P2.3 RST        EQU P2.5 PRE            BIT      P1.4            ;调整键(K1) ADJ            BIT      P1.5            ;调整键(K2) COMDAT         EQU P0 LED        EQU P0.3 YEAR           DATA      18H            ;年,月,日变量 MONTH          DATA      19H DATE           DATA      1AH WEEK           DATA      1BH HOUR           DATA      1CH            ;时,分,秒,百分之一秒变量 MIN            DATA      1DH SEC            DATA      1EH SEC100         DATA      1FH STATE          DATA      23H LEAP           BIT      STATE.1            ;是否闰年标志1--闰年,0--平年 KEY_S          DATA      24H            ;当前扫描键值 KEY_V          DATA      25H            ;上次扫描键值 DIS_BUF_U0      DATA      26H            ;LCD第一排显示缓冲区 DIS_BUF_U1      DATA      27H DIS_BUF_U2      DATA      28H DIS_BUF_U3      DATA      29H DIS_BUF_U4      DATA      2AH DIS_BUF_U5      DATA      2BH DIS_BUF_U6      DATA      2CH DIS_BUF_U7      DATA      2DH DIS_BUF_U8      DATA      2EH DIS_BUF_U9      DATA      2FH DIS_BUF_U10     DATA      30H DIS_BUF_U11     DATA      31H DIS_BUF_U12     DATA      32H DIS_BUF_U13     DATA      33H DIS_BUF_U14     DATA      34H DIS_BUF_U15     DATA      35H DIS_BUF_L0      DATA      36H            ;LCD第三排显示缓冲区 DIS_BUF_L1      DATA      37H DIS_BUF_L2      DATA      38H DIS_BUF_L3      DATA      39H DIS_BUF_L4      DATA      3AH DIS_BUF_L5      DATA      3BH DIS_BUF_L6      DATA      3CH DIS_BUF_L7      DATA      3DH DIS_BUF_L8      DATA      3EH DIS_BUF_L9      DATA      3FH DIS_BUF_L10     DATA      40H DIS_BUF_L11     DATA      41H DIS_BUF_L12     DATA      42H DIS_BUF_L13     DATA      43H DIS_BUF_L14     DATA      44H DIS_BUF_L15     DATA      45H FLAG            DATA      46H ;1-年,2-月,3-日,4-时,5-分,6-秒,7-退出调整。 DIS_H           DATA      47H DIS_M           DATA      48H DIS_S           DATA      49H

    标签: 12864 单片机 液晶时钟 显示程序

    上传时间: 2013-11-09

    上传用户:xingisme

  • FPGA用VHDL语言编写24小时时钟

    简单明了的VHDL程序实现24小时计时时钟!

    标签: FPGA VHDL 语言 编写

    上传时间: 2013-11-02

    上传用户:nem567397

  • FPGA设计管脚分配注意点

    FPGA设计管脚分配注意点

    标签: FPGA 管脚分配

    上传时间: 2013-11-18

    上传用户:pzw421125

  • FPGA全局时钟约束(Xilinx)

    FPGA全局时钟约束(Xilinx)

    标签: Xilinx FPGA 全局 时钟约束

    上传时间: 2013-10-10

    上传用户:stampede

  • WP370 -采用智能时钟门控技术降低动态开关功耗

        赛灵思推出业界首款自动化精细粒度时钟门控解决方案,该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计,既无需在设计流程中添加更多新的工具或步骤,又不会改变现有逻辑或时钟,从而避免设计修改。此外,在大多数情况下,该解决方案都能保留时序结果。

    标签: 370 WP 智能时钟 动态

    上传时间: 2015-01-02

    上传用户:wutong

  • 基于FPGA的时钟跟踪环路的设计

    提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。

    标签: FPGA 时钟 跟踪环路

    上传时间: 2015-01-02

    上传用户:bhqrd30

  • Xilinx FPGA全局时钟资源的使用方法

    目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要,Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加,最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括:IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等,如图1所示。  

    标签: Xilinx FPGA 全局时钟资源

    上传时间: 2013-11-20

    上传用户:563686540

  • 通用阵列逻辑GAL实现基本门电路的设计

    通用阵列逻辑GAL实现基本门电路的设计 一、实验目的 1.了解GAL22V10的结构及其应用; 2.掌握GAL器件的设计原则和一般格式; 3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计; 4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。 二、实验原理 1. 通用阵列逻辑GAL22V10 通用阵列逻辑GAL是由可编程的与阵列、固定(不可编程)的或阵列和输出逻辑宏单元(OLMC)三部分构成。GAL芯片必须借助GAL的开发软件和硬件,对其编程写入后,才能使GAL芯片具有预期的逻辑功能。GAL22V10有10个I/O口、12个输入口、10个寄存器单元,最高频率为超过100MHz。 ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来,在功能和结构上与GAL22V10完全相同,并沿用了GAL22V10器件的标准28脚PLCC封装。ispGAl22V10的传输时延低于7.5ns,系统速度高达100MHz以上,因而非常适用于高速图形处理和高速总线管理。由于它每个输出单元平均能够容纳12个乘积项,最多的单元可达16个乘积项,因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。 另外,采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。为实现在系统编程,每片ispGAL22V10需要有四个在系统编程引脚,它们是串行数据输入(SDI),方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚,从而使得两种器件的引脚相互兼容。在系统编程电源为+5V,无需外接编程高压。每片ispGAL22V10可以保证一万次在系统编程。 ispGAL22V10的内部结构图如图1-3所示。 2.编译、下载源文件 用VHDL语言编写的源程序,是不能直接对芯片编程下载的,必须经过计算机软件对其进行编译,综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件,简称为JED文件)。通过相应的软件及编程电缆再将JED数据文件写入到GAL芯片,这样GAL芯片就具有用户所需要的逻辑功能。  3.工具软件ispLEVER简介 ispLEVER 是Lattice 公司新推出的一套EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心,能进行逻辑优化,将逻辑映射到器件中去,自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器件编程工具,ispLEVER软件提供给开发者一个简单而有力的工具。

    标签: GAL 阵列 逻辑 门电路

    上传时间: 2013-11-17

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  • 基于GAL器件的步进电机控制器的研究与设计

    基于GAL器件的步进电机控制器的研究与设计 采用GAL控制脉冲分配的逻辑设计 若采用集成电路芯片来实现三相六拍步进电机的 控制,所用器件较多! 电路一般比较复杂# 为了满足电机 转速的二分频! 在同一时钟频率控制下! 必须利用一个 3 型触发器! 通过; 参与组合逻辑来实现# 其逻辑电路 如图D 所示# ;H 为控制信号!

    标签: GAL 器件 步进电机 控制器

    上传时间: 2013-11-10

    上传用户:非洲之星