在atmega16用端口模拟电视视频信号输出，用时钟中断产生行频扫描
上传时间： 2013-12-12
上传用户：冇尾飞铊
本代码用于产生FPGA内部的一个200Mhz的时钟，使得内部信号在此时钟下同步工作
上传时间： 2016-07-05
上传用户：cuiyashuo
EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是正常的起始位，然后在每隔16 个CLK16 时钟周期采样接收数据，移位输入接收移位寄存器rsr，最后输出数据dout。还要输出一个数据接收标志信号标志数据接收完。 波特率发生器 --- UART 的接收和发送是按照相同的波特率进行收发的。波特率发生器产生的时钟频率不是波特率时钟频率，而是波特率时钟频率的16 倍，目的是为在接收时进行精确地采样，以提出异步的串行数据。 --- 根据给定的晶振时钟和要求的波特率算出波特率分频数。
上传时间： 2014-01-25
上传用户：xsnjzljj
：高速混合PCB 的电磁兼容性设计首要解决合理安排布局布线和接地问题。分析基频和高频谐波、信号上 升或下降速率，电路的等效分布参数，传导耦合、辐射耦合和不匹配线的辐射、串音干扰等。根据板层、电源平面、 时钟电路和高频电路的布线原则进行布局布线。接地选择单点或多点接地。
上传时间： 2014-01-20
上传用户：13160677563
只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，本文将介绍怎样在同步设计中处理异步信号
上传时间： 2016-08-22
上传用户：yyq123456789
通过ADC0809对模拟信号进行采样，然后将转换好的8位数据迅速转存到FPGA内部存储器中，同时增加一个锯齿波发生电路，扫描时钟与地址发生时钟一致。由此完成一个示波器功能！
上传时间： 2016-11-13
上传用户：maizezhen
输入时钟，可以得到周期性的有效信号以及同步信号，同时可以随时钟输出8个字节的数据
标签： 输入时钟
上传时间： 2014-01-12
上传用户：liuchee
对GPS信号进行解析，并对本单片机时钟进行校对
上传时间： 2013-12-26
上传用户：songrui
用单片机系统进行温度实时采集与控制是本设计的主要内容。温度信号由AD590K和温度/电压转换电路提供，对AD590K进行了精度优于±0.1℃的非线性补偿。模拟电压量-数字量转换采用TI公司12位开关电容逐次逼近AD转换器TLC2543。功率控制部分采用光电耦合器件和场效应管组成固态继电器控制功率电阻加热，实现强电和弱电完全隔离，功率控制无触点无噪声使用寿命长功耗较低使系统灵敏度高和抗干扰能力显著提高。时钟部分采用飞利浦公司的专用时钟芯片PCF8583，实现了实时时钟，定时开机以及提供RAM空间存放设定数据。系统使用液晶模块作为人机界面，友好美观大方。并在到达设定温度，和水位非正常情况下由ISD1420提供语音提示。
上传时间： 2014-01-03
上传用户：我们的船长
设计并调试好一个VGA彩条信号发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。 设计思路 由系统提供的时钟源引入扫描信号，根据VGA彩色显示器的工作原理，设计出各种颜色编码和行场扫描信号。将并口线从计算机并口与CPLD/FPGA适配板连接好，然后将VGA接口与彩色显示器连接好，彩条信号就可以在显示器中产生，通过按键可以改变产生彩条的方式，共六种彩条信号，两种横彩条，两种竖彩条，两种棋盘格。本实验运用层次化设计出VGA彩条信号发生器，由行场信号模块模块和彩条信号发生模块构成，彩条信号发生器的顶层原理图如图10.7 所示.
上传时间： 2016-12-27
上传用户：manking0408
