vga控制电路原码。主要有时序产生模块，彩条产生模块和接口模块。改程序主要用状态机来实现，两个计数器来控制状态的翻转。
上传时间： 2015-09-08
上传用户：siguazgb
本程序是求解随即约束问题的优化计算：机会约束的模糊规划
上传时间： 2013-12-24
上传用户：invtnewer
机会约束的多层规划求解模型及程序代码，人工智能的进化应用于不确定环境
上传时间： 2015-09-09
上传用户：sdq_123
相关机会约束规划求解模型及程序代码，不确定环境下优化问题的求解
上传时间： 2014-01-21
上传用户：exxxds
alter fpga vga扫描时序源码,来源于红色飓风开发板.
上传时间： 2013-11-26
上传用户：tonyshao
静态时序分析，是IC design后端设计中最基本的基础部分
标签： 静态时序分析
上传时间： 2014-01-01
上传用户：zhaiyanzhong
基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真 9.1.10 可编程单脉冲发生器的硬件实现 9.1.11 关于电路设计中常用的几个有关名词
标签： Verilog-HDL 9.1 功能描述
上传时间： 2015-09-16
上传用户：chfanjiang
基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制 9.7.1 步进电机驱动的逻辑符号 9.7.2 步进电机驱动的时序图 9.7.3 步进电机驱动的逻辑框图 9.7.4 计数模块的设计与实现 9.7.5 译码模块的设计与实现 9.7.6 步进电机驱动的Verilog-HDL描述 9.7.7 编译指令-"宏替换`define"的使用方法 9.7.8 编译指令-"时间尺度`timescale"的使用方法 9.7.9 系统任务-"$finish"的使用方法 9.7.10 步进电机驱动的硬件实现
标签： Verilog-HDL 步进电机驱动 9.7 硬件电路
上传时间： 2014-01-23
上传用户：拔丝土豆
U盘文件读写模块, 连接方式: 软件模拟SPI时序+查询, MCS-51单片机C语言示例程序
上传时间： 2015-09-17
上传用户：Shaikh
U盘文件读写模块, 连接方式: 软件模拟SPI时序+查询
上传时间： 2013-12-13
上传用户：远远ssad
