提出了一种将堆栈空间划分为任务栈和中断嵌套栈的设计结构，使堆栈空间最小化。采用VHDL硬件语言，在FPGA设备上模拟实现了具有自动检验功能的栈空间管理器。栈空间管理器由不同功能的逻辑模块组成，主要阐述了状态控制逻辑模块和地址产生逻辑模块的设计方法。
上传时间： 2014-12-28
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前言 为了配合《计算机组成原理》课程的教学工作，使学生能够顺利完成相应课程所要求的实验内容，编写此实验指导书。本实验指导书适合于开设《计算机组成原理》及其相关课程的本专科学生使用。在进行课程实验时，实验指导教师可以针对不同的教学要求，根据具体情况对相关实验内容进行选择。本书共分为三个部分组成，学生做实验之前必须认真阅读第一部分，了解TEC-2实验系统联机指南及实验过程中的注意事项。第二部分是学生必做的基础实验部分，包括运算器实验、主存储器扩展实验及并行接口I/O实验。通过基础实验部分，使学生对运算器的工作过程有一定的认识；主存储器扩展实验，学生可通过动手过程熟悉存储器的字扩展和位扩展的连线方式及其读写操作；并行接口I/O实验中，学生可熟悉一级中断及中断的调用及返回。通过基础实验项目，对学生深入理解课堂所学的理论知识，提高学生实验动手能力能起到较好的作用。第三部分是综合实验，包括多级中断实验和微程序控制实验。该部分实验是一级中断实验的基础上增加为多级中断，使学生加深对中断优先级、排队、嵌套等概念的理解；实验指导教师根据情况选择其中的内容开展实验。在本书的编写过程中得到了内蒙古农业大学计算机与信息工程学院部分教师的大量支持和帮助，在此表示深切的感谢。由于时间和水平有限，本书中可能存在一些不足甚至错误之处，恳切希望读者提出宝贵意见，供今后再版时进一步改进与完善。
上传时间： 2013-11-21
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Cortex-M3 是ARM 公司为要求高性能(1.25 Dhrystone MIPS/MHz)、低成本、低功耗的嵌入式应用专门设计的内核。STM32 系列产品得益于Cortex-M3 在架构上进行的多项改进，包括提升性能的同时又提高了代码密度的Thumb-2 指令集和大幅度提高中断响应的紧耦合嵌套向量中断控制器，所有新功能都同时具有业界最优的功耗水平。本系统是基于Cortex-M3 内核的STM32 微控制器的mp3 播放器，在硬件方面主要有VS1053硬件音频解码器和12864 点阵液晶屏，在软件方面主要有VS1053 的驱动，SD 卡工作在SPI 模式下的读写驱动，FAT 文件系统的移植，12864 液晶的驱动，嵌入式操作系统ucOSii 的移植以及嵌入式图形管理器ucGUI 的移植。整个设计过程包括电子系统的设计技术及调试技术，包括需求分析，原理图的绘制，pcb 板的绘制，制版，器件采购，安装，焊接，硬件调试，软件模块编写，软件模块测试，系统整体测试等整个开发调试过程。
上传时间： 2013-11-19
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使用内联汇编可以在 C/C++ 代码中嵌入汇编语言指令，而且不需要额外的汇编和连接步骤。在 Visual C++ 中，内联汇编是内置的编译器，因此不需要配置诸如 MASM 一类的独立汇编工具。这里，我们就以 Visual Studio .NET 2003 为背景，介绍在 Visual C++ 中使用内联汇的相关知识（如果是早期的版本，可能会有些许出入）。 内联汇编代码可以使用 C/C++ 变量和函数，因此它能非常容易地整合到 C/C++ 代码中。它能做一些对于单独使用 C/C++ 来说非常笨重或不可能完成的任务。
上传时间： 2013-11-06
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2014-12-04
上传用户：cppersonal
提出了一种将堆栈空间划分为任务栈和中断嵌套栈的设计结构，使堆栈空间最小化。采用VHDL硬件语言，在FPGA设备上模拟实现了具有自动检验功能的栈空间管理器。栈空间管理器由不同功能的逻辑模块组成，主要阐述了状态控制逻辑模块和地址产生逻辑模块的设计方法。
上传时间： 2013-11-08
上传用户：jiangfire
针对在火箭发动机测试中，温度与推压力不同采集方式的问题，采用LabView虚拟仪器平台，设计了一套采集系统。通过分屏显示、采集模块嵌套等方法，解决了多种采集方式兼容的问题；通过事先设置数据存储路径，进行及时存储的方法，解决了异常情况丢失数据的问题。文中提到的系统具有扩展性强，用户界面友好的特点。实践证明能够很好的完成测试采集任务
上传时间： 2013-11-04
上传用户：huanglang
针对嵌入式软件的特点及其对调试技术的要求，在比较常用的一些动态调试方法基础上，提出了一种在线调试技术。在不影响系统运行环境和实时性要求的前提下，通过将数据临时保存在数组中，自动生成文件或在外部触发事件下生成文件的方式，实现对变量变化过程的动态跟踪，并给出了具体设计流程图。最后结合工程应用，通过对一类嵌套式数据丢包现象的排查过程，验证了本方法的有效性和实际应用价值。
上传时间： 2013-11-01
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数据库实验，建立一个简单的数据库，有打开、存储、删除、建立等值嵌套循环连接的功能。
上传时间： 2013-12-25
上传用户：TRIFCT
一个简单的应用程序，用来说明循环结构与分支结构的嵌套使用 * 程序功能：猜数游戏。定义被猜的数。通过键盘输入进行猜数， * 如猜错则显示“**Wrong**”， “Too high”或“Too low ”； * 猜对则显示“**Right**”后退出
标签： 应用程序
上传时间： 2014-01-16
上传用户：tuilp1a
