该源码为VHDL语言编写的分频器，在W-4b教学平台上通过验证
标签： VHDL 源码 分频器 语言
上传时间： 2016-09-17
上传用户：erkuizhang
分频器，用于时钟信号的分频及倍频，供专业人事学习研究使用
标签： 分频器
上传时间： 2016-09-18
上传用户：caiiicc
任意奇数分频，只要修改N即可实现 可验证
标签： 分频
上传时间： 2014-01-20
上传用户：sssl
16c54四位LED时钟显示程序 使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
标签： 16c54 4.096 TMR0 TMRO
上传时间： 2013-12-04
上传用户：ggwz258
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序
标签： VERILOG HDL 频率 分频器
上传时间： 2014-01-07
上传用户：alan-ee
0到255任意整数半整数分频Verilog HDL.rar
标签： Verilog 255 HDL
上传时间： 2014-12-20
上传用户：ztj182002
数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件
标签： vhdl 数控 分频 工程
上传时间： 2016-10-04
上传用户：lepoke
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
标签： 数控 分频器 数据 输入端
上传时间： 2016-10-13
上传用户：wangzhen1990
应用VHDL语言将高稳晶振分频得到1pps，使用GPS的1pps信号作为触发
标签： VHDL 1pps 语言 晶振
上传时间： 2016-10-15
上传用户：lo25643
偶数分频，包括验证程序，verilog实现，可综合
上传时间： 2014-01-03
上传用户：diets
