主从模式粗粒级并行算法C程序：这是我以前研究生期间编写的叠前地震成像C源码，通过调用mpi库函数实现分频并行计算，为了实现负载均衡，采用了主从模式，由主节点负责任务的分发。 若需进一步了解，可通过版主与我联系讨论。
上传时间： 2016-08-27
上传用户：aysyzxzm
基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等
上传时间： 2016-09-06
上传用户：1583060504
本实验完成发光二极管的循环点亮实验，由于输入晶振为20M，分频得到count1信号，故每间隔约1S彩灯循环移位一次。 也可以外接32768hz的晶振经4060分频后的1HZclk输入，自己可以尝试改变实验，加以练习。 现象：可以看到流水灯
上传时间： 2016-10-03
上传用户：lxm
利用两个数码管，模拟对时钟信号分频后技术功能，理解数码管的动态显示 其中程序中有动态扫描进程；译码进程；数字技术进程三个进程，也可以实现分块实现
标签： 数码管
上传时间： 2016-10-03
上传用户：hopy
用VHDL实现2，4，8分频设计，经编译，波形仿真成功
标签： VHDL
上传时间： 2016-10-19
上传用户：lmeeworm
这个连接池是直接从JIVE中取出来的，进行了一下修改，使得连接参数直接在程序中设定而不是从属性文件中读取。 [b]用法：[/b] 先设定自己的连接参数，在DbConnectionDefaultPool.java文件的loadProperties方法中。注意你也需要设定连接池的log文件的存放位置。
上传时间： 2016-11-21
上传用户：TF2015
给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。
上传时间： 2013-11-30
上传用户：lvzhr
PWM经过RC滤波产生电压,经过XTR115产生4-20mA电流输出,要点是XTR115的电压输入问题,自身为两线制,+5V输出提供不了较大电流,需要用DCDC,RC滤波采用钽电容和4.7k-4.9k的低温漂电阻能得到较高线形度,PWM输出为AVR单片机16位,模式15,不分频
上传时间： 2013-12-20
上传用户：凌云御清风
设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。 设计思路 根据系统提供的时钟源引入一个12MHZ时钟的基准频率，对其进行各种分频系数的分频，产生符合某一音乐的频率，然后再引入4HZ的时钟为音乐的节拍控制，最后通过扬声器放出来。
上传时间： 2013-12-19
上传用户：阿四AIR
CONTROL89C51串口控制程序， 输入: 波特率分频系数, 波特率分频常数，主机方式: 控制传输-设置USB配置
上传时间： 2014-01-17
上传用户：英雄
