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小数<b>分频</b>器

  • 用VerilogHDL编写的

    用VerilogHDL编写的,一个占空比为50%的6分频电路

    标签: VerilogHDL 编写

    上传时间: 2014-01-08

    上传用户:lixinxiang

  • crc任意位生成多项式 任意位运算 自适应算法 循环冗余校验码(CRC

    crc任意位生成多项式 任意位运算 自适应算法 循环冗余校验码(CRC,Cyclic Redundancy Code)是采用多项式的 编码方式,这种方法把要发送的数据看成是一个多项式的系数 ,数据为bn-1bn-2…b1b0 (其中为0或1),则其对应的多项式为: bn-1Xn-1+bn-2Xn-2+…+b1X+b0 例如:数据“10010101”可以写为多项式 X7+X4+X2+1。 循环冗余校验CRC 循环冗余校验方法的原理如下: (1) 设要发送的数据对应的多项式为P(x)。 (2) 发送方和接收方约定一个生成多项式G(x),设该生成多项式 的最高次幂为r。 (3) 在数据块的末尾添加r个0,则其相对应的多项式为M(x)=XrP(x) 。(左移r位) (4) 用M(x)除以G(x),获得商Q(x)和余式R(x),则 M(x)=Q(x) ×G(x)+R(x)。 (5) 令T(x)=M(x)+R(x),采用模2运算,T(x)所对应的数据是在原数 据块的末尾加上余式所对应的数据得到的。 (6) 发送T(x)所对应的数据。 (7) 设接收端接收到的数据对应的多项式为T’(x),将T’(x)除以G(x) ,若余式为0,则认为没有错误,否则认为有错。

    标签: crc CRC 多项式 位运算

    上传时间: 2014-11-28

    上传用户:宋桃子

  • 可以实现IO口在微处理器上的扩展

    可以实现IO口在微处理器上的扩展,集成了分频,移位等技术,是个很不错的程序

    标签: IO口 微处理器 扩展

    上传时间: 2014-01-07

    上传用户:凤临西北

  • 帧同步检测源码

    帧同步检测源码,包括同步跟踪模块,fifo,分频模块,还有系统的测试平台

    标签: 帧同步 检测 源码

    上传时间: 2015-08-10

    上传用户:叶山豪

  • 1.高精度数字秒表(0.01秒的vhdl语言实现) 2.具有定时

    1.高精度数字秒表(0.01秒的vhdl语言实现) 2.具有定时,暂停,按键随机存储,翻页回放功能; 3.对30M时钟分频产生显示扫描时钟 4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔,可控性高。 5.模块化设计,其中的许多函数可以成为vhdl语言的通用经典例子(包含分频电路设计,动态扫描时钟设计,译码电路设计,存储器设计,存储回放显示设计)

    标签: 0.01 vhdl 高精度 数字秒表

    上传时间: 2015-08-16

    上传用户:waitingfy

  • 通过VERILOG编程

    通过VERILOG编程,实现FPGA任意整数分频的源代码

    标签: VERILOG 编程

    上传时间: 2015-09-27

    上传用户:ouyangtongze

  • crc任意位生成多项式 任意位运算 自适应算法 循环冗余校验码(CRC

    crc任意位生成多项式 任意位运算 自适应算法 循环冗余校验码(CRC,Cyclic Redundancy Code)是采用多项式的 编码方式,这种方法把要发送的数据看成是一个多项式的系数 ,数据为bn-1bn-2…b1b0 (其中为0或1),则其对应的多项式为: bn-1Xn-1+bn-2Xn-2+…+b1X+b0 例如:数据“10010101”可以写为多项式 X7+X4+X2+1。 循环冗余校验CRC 循环冗余校验方法的原理如下: (1) 设要发送的数据对应的多项式为P(x)。 (2) 发送方和接收方约定一个生成多项式G(x),设该生成多项式 的最高次幂为r。 (3) 在数据块的末尾添加r个0,则其相对应的多项式为M(x)=XrP(x) 。(左移r位) (4) 用M(x)除以G(x),获得商Q(x)和余式R(x),则 M(x)=Q(x) ×G(x)+R(x)。 (5) 令T(x)=M(x)+R(x),采用模2运算,T(x)所对应的数据是在原数 据块的末尾加上余式所对应的数据得到的。 (6) 发送T(x)所对应的数据。 (7) 设接收端接收到的数据对应的多项式为T’(x),将T’(x)除以G(x) ,若余式为0,则认为没有错误,否则认为有错

    标签: crc CRC 多项式 位运算

    上传时间: 2014-01-16

    上传用户:hphh

  • 介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计

    介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计,并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分,整个自动控制系统由四个模块构成:秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车计费的功能,其多功能表现在它可以通过选择键选择显示计程车累计走的总路程和乘客乘载的时间。计时、计程、计费准确可靠,应用于实际当中有较好的实用价值和较高的可行性

    标签: FPGA ASIC 多功能 可编程逻辑器件

    上传时间: 2015-10-24

    上传用户:偷心的海盗

  • 用VHDL语言实现数显时钟

    用VHDL语言实现数显时钟,devid200.vhd为分频模块,scan.vhd为LED扫描模块,timecount.vhd为计数模块

    标签: VHDL 语言 数显 时钟

    上传时间: 2013-12-25

    上传用户:gtf1207

  • 飞思卡尔半导体公司是摩托罗拉的子公司

    飞思卡尔半导体公司是摩托罗拉的子公司,在长达 5 0 多年开发半导体产品的过程中, 积累了丰富的无线射 频和无线技术领域经验。凭借在这个领域的丰富经验, 我们提供符合IEEE 802.15.4 标准、支持ZigBee 技术的完 整平台解决方案。飞思卡尔为窗户提供一站式商店,包 括射频收发器、MCU、传感器、MAC 软件、Z-Stack ZigBee 软件和灵活的开发工具套件, 从而使无线技术变得简 单。实际上,任何需要较长电池寿命和联网功能的低数 据速率、监控、控制或自动应用,都能从基于IEEE802. 15.4 标准和ZigBee 技术的无线连接解决方案中受益。

    标签: 飞思卡尔 半导体公司 摩托罗拉

    上传时间: 2014-11-29

    上传用户:qq521