定点乘法器

这个是带输入的加法器vhdl代码,是带有输入端和进位的.

这个是带输入的加法器vhdl代码,是带有输入端和进位的.

标签： vhdl 输入加法器代码

上传时间： 2013-11-30

上传用户：gxf2016
这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.

这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.

标签： vhdl 进位加法器代码

上传时间： 2014-01-03

上传用户：klin3139
这个是用vhdl语言编写的除法器,仅仅供大家参考.

这个是用vhdl语言编写的除法器,仅仅供大家参考.

标签： vhdl 语言编写家

上传时间： 2013-12-15

上传用户：金宜
最小二乘曲线拟合算法（用最小二乘法求给定数据点的拟合多项式）

最小二乘曲线拟合算法（用最小二乘法求给定数据点的拟合多项式）

标签： 曲线拟合数据多项式算法

上传时间： 2015-05-06

上传用户：moerwang
测试向量波形产生：VHDL实例---加法器源程序

测试向量波形产生：VHDL实例---加法器源程序

标签： VHDL 测试向量加法器

上传时间： 2013-12-04

上传用户：225588
2400 bps MELP语音编解码器-定点算法

2400 bps MELP语音编解码器-定点算法

标签： 2400 MELP bps 语音编解

上传时间： 2013-12-20

上传用户：manking0408
用verilog实现的四乘四键盘程序,在Quartus II上编译通过并成功

用verilog实现的四乘四键盘程序,在Quartus II上编译通过并成功

标签： verilog Quartus 键盘程序编译

上传时间： 2015-05-13

上传用户：ruan2570406
Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方

Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序 Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序

标签： Adder Ripple ripple Carry

上传时间： 2015-05-13

上传用户：我们的船长
vhdl 测试向量含测试向量（Test Bench）和波形产生：VHDL实例---相应加法器的测试向量（test bench).txt

vhdl 测试向量含测试向量（Test Bench）和波形产生：VHDL实例---相应加法器的测试向量（test bench).txt

标签： Bench bench vhdl Test

上传时间： 2015-05-13

上传用户：天涯
16位高速加法器

16位高速加法器，采用verilog语言编写，已经成功仿真，能够运行

标签： 加法器

上传时间： 2013-12-24

上传用户：aix008