16-bit数的偶数奇偶校验及阶乘运算，用verilog写
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上传时间： 2015-01-29
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上传时间： 2013-12-11
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上传时间： 2014-01-12
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上传时间： 2013-12-20
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verilog浮点乘发器，特定数据结构，指数底为10,利用pipeline
上传时间： 2013-12-24
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