IBIS 模型在做类似板级SI 仿真得到广泛应用。在做仿真的初级阶段，经常对于ibis 模型的描述有些疑问，只知道把模型拿来转换为软件所支持的格式或者直接使用，而对于IBIS 模型里面的数据描述什么都不算很明白，因此下面的一些描述是整理出来的一点对于ibis 的基本理解。在此引用很多presention来描述ibis 内容（有的照抄过来，阿弥陀佛，不要说抄袭，只不过习惯信手拈来说明一些问题），仅此向如muranyi 等ibis 先驱者致敬。本文难免有些错误或者考虑不周，随时欢迎进行讨论并对其进行修改！IBIS 模型的一些基本概念IBIS 这个词是Input/Output buffer information specification 的缩写。本文是基于IBIS ver3.2 所撰写出来（www.eigroup.org/IBIS/可下载到各种版本spec）,ver4.2增加很多新特性，由于在目前设计中没用到不予以讨论。。。在业界经常会把spice 模型描述为transistor model 是因为它描述很多电路细节问题。而把ibis 模型描述为behavioral model 是因为它并不象spice 模型那样描述电路的构成，IBIS 模型描述的只不过是电路的一种外在表现，象个黑匣子一样，输入什么然后就得到输出结果，而不需要了解里面驱动或者接收的电路构成。因此有所谓的garbage in, garbage out，ibis 模型的仿真精度依赖于模型的准确度以及考虑的worse case，因此无论你的模型如何精确而考虑的worse case 不周全或者你考虑的worse case 如何周全而模型不精确，都是得不到较好的仿真精度。
上传时间： 2013-10-16
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
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上传时间： 2014-12-04
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Arria V系列 FPGA芯片基本描述 （1）28nm FPGA，在成本、功耗和性能上达到均衡； （2）包括低功耗6G和10G串行收发器； （3）总功耗比6G Arria II FPGA低40%； （4）丰富的硬核IP模块，提高了集成度 （5）目前市场上支持10.3125Gbps收发器技术、功耗最低的中端FPGA。
上传时间： 2013-10-21
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自回归功率谱密度（AR-PSD）方法的基础是生物组织的离散散射体模型〔超声体模〕理论，该模型认为生物组织为半规则的散射体分布的，这种方法是基于温度和频移的相关特性。本文介绍超声回波信号对HIFU（High Intensity Focused Ultrasound）治疗的测温技术，从测温模型和算法，实验仪器的设计和构建，仿真和离体实验中获取了一套有效的测温方法，利用Matlab7.1和VC++6.0作为工具对超声回波信号进行计算机仿真，并从实验获得的超声回波信号中分析出具体的温度变化，验证了算法的可行性。
上传时间： 2013-11-13
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为有效合理利用雷达资源和解决雷达测量值与运动状态间的非线性关系以及目标状态本身可能出现的非线性，提出了一种基于交互式多模型粒子滤波（IMMPF）的相控阵雷达自适应采样目标跟踪方法。将交互式多模型粒子滤波一步预测值的后验克拉美罗矩阵代替预测协方差矩阵，通过该矩阵的迹与某一门限值比较来更新采样周期以适应目标运动状态的变化。将该方法与基于量测转换的IMM自适应采样算法进行仿真实验，表明了该算法的有效性。
上传时间： 2013-10-09
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灰色预测模型称为CM模型，G为grey的第一个字母，M为model的第一个字母。GM（1，1）表示一阶的，一个变量的微分方程型预测模型。GM（1，1）是一阶单序列的线性动态模型，主要用于时间序列预测。 一、GM（1，1）建模 设有数列 共有 个观察值 对 作累加生成，得到新的数列 ，其元素 （5-1） 有： 对数列 ，可建立预测模型的白化形式方程， （5-2） 式中： ——为待估计参数。分别称为发展灰数和内生控制灰数。设 为待估计参数向量 则 按最小二乘法求解， 有： （5-3） 式中： （5-4） （5-5） 将（5-3）式求得的 代入（5-2）式，并解微分方程，有 （1，1）预测模型为： （5-6）
上传时间： 2015-03-04
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simulink命令集（转载） 仿真命令： sim ---仿真运行一个simulink模块 sldebug ---调试一个simulink模块 simset ---设置仿真参数 simget ---获取仿真参数 线性化和整理命令： linmod ---从连续时间系统中获取线性模型(状态方程)
标签： simulink sldebug simset simget
上传时间： 2013-12-19
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详细地讨论Sun公司的Java数据对象（JDO）标准。JDO允许我们使用Java对象，支持事务和多用户。与ODBC不同的是，它使我们无需考虑SQL和与数据库有关的其他东西。它与串行化也有所区别，因为它支持多个用户和事务。JDO允许Java开发人员将他们的数据模型用作数据模型，无需在“数据端”、“对象端”之间的转移方面花费大量的时间
上传时间： 2014-01-24
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本程序是数据挖掘中的关联规则模型中著名的Aprior算法的VC实现程序，可用于知识发现、数据挖掘、人工智能、模式识别等领域（请先解压文件）
上传时间： 2013-12-27
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考虑L的三个不同值：L＝256（3个数据段），L＝128(7个数据段)和L=64（15个数据段）。各自的谱估计图如上图所示。可以明显的看到，加窗明显的减小了频谱上的假谱峰，但也更加进一步平滑了谱峰。所以，对于L＝64的情况，在ω＝0.8π的谱线可以很确定的辨认，但是那两个靠近的谱峰不容易区分。对于L＝128的情况，这种情况提供了在分离和检测间最好的均衡。当然，对于在L＝256时的情况，效果是更好的，能够从谱估计图上明显的分辨出三条谱线的存在以及它们幅度关系的强弱。 除了Welch法外，还可以采用对多个周期图求平均的功率谱估计方法的其他方法如Bartlett法等等，在功率谱估计上也能取得较好的结果。
上传时间： 2013-12-02
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