高速光电隔离器6N137应用，高频PWM输出隔离器件
上传时间： 2013-04-24
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无线局域网(WLAN,Wireless Local Area Network)是未来移动通信系统的重要组成部分.为了满足用户高速率、方便灵活的接入互联网的需求,WLAN的研究和建设正在世界范围内如火如荼的展开.由于摆脱了有线连接的束缚,无线局域网具有移动性好、成本低和不会出现线缆故障等特点.该文对无线局域网的主流协议IEEE 802.11a的物理层实现技术进行了系统的研究和分析,并采用可编程ASIC器件FPGA,设计实现了物理层基带处理的关键模块,为今后形成具有自主知识产权的IP核奠定了基础.该文研究内容得到了天津市信息化办公室"宽带无线局域网关键技术研究"项目经费的支持.该文在对IEEE 802.11a协议深入研究的基础上,提出了物理层的实现方案和功能模块划分.重点研究了实现基带处理的关键模块:FIR滤波器、卷积码编码器以及(2,1,7)Viterbi译码器的实现算法和硬件结构.在Viterbi译码器的设计中,
上传时间： 2013-06-19
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并网逆变器并网逆变器并网逆变器并网逆变器
标签： 并网逆变器
上传时间： 2013-04-24
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汉字ASCII码-Unicode码转化器（转换工具）
上传时间： 2013-07-16
上传用户：hustfanenze
8位电流模模数转换器设计研究 8位电流模模数转换器设计研究
上传时间： 2013-06-21
上传用户：kaixinxin196
较详细的增量式和绝对式编码器资料。开发前期很有用。
标签： 编码器
上传时间： 2013-06-13
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不错的毕业论文 很详细的介绍了光伏逆变器设计方法
上传时间： 2013-04-24
上传用户：nanshan
本文主要介绍了如何运用可编程逻辑器件(FPGA)实现电机的变频调速控制系统。 目前，电机控制芯片主要有两种选择。一种是专用集成芯片(ASIC)，一种是单片机(MCU)或数字信号处理器(DSP)。而FPGA的数字资源丰富、工作频率高、可在系统编程等特点使得开发灵活、开发周期相对短，可以取代前二种通用的方式。本文利用80C196KC和FPGA控制感应电机，简化了硬件和软件设计，并充分利用了FPGA的快速性，利用FPGA，除本身可以用来控制电机以外：可以制成通用的“IP核”应用到MCU(或DSP)，或是作为片内外设，这样就节约了片内资源；另外，它还是ASIC设计的验证的必经阶段，这是本文选题和工作的意义。本文设计的FPGA调速控制系统以及2个IP核，下载到芯片，通过验证。 本文第一章绪论介绍了可编程逻辑器件的发展、应用，以及EDA的发展历程，还介绍了ASIC等。针对FPGA的快速发展，论述了它在变频调速技术应用中的优势。 第二章介绍了交流电动机变频调速技术及其相关技术的发展和应用情况。着重介绍了电压空间矢量调制方式，以及矢量控制技术、技术发展。 第三章详细介绍了SVPWM调速系统整个系统的FPGA设计，给出了设计思路、具体方案、逻辑时序分析；最后给出了软件仿真结果和实验波形对照。文中还给出了SVPWM调速系统运用的FPGA设计结果，驱动电机，得到实验波形。论证了FPGA在调速系统应用中的可行性和意义。 第四章介绍了作者针对课题相关的一些内容所设计出的IP核，给出的实验结果等。 论文最后，对本课题所做的工作进行了简单的总结。
上传时间： 2013-04-24
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ISO和ITU-T制定的一系列视频编码国际标准的推出，开创了视频通信和存储应用的新纪元。从H.261视频编码建议，到H.262/3、MPEG-1/2/4等都有一个共同的不断追求的目标，即在尽可能低的码率(或存储容量)下获得尽可能好的图像质量。 本课题的研究建立在目前主流的压缩算法的基础上，综合出各种标准中实现途径的共性和优势，将算法的主体移植于FPGA(FieldProgrammableGateArray)平台上。凭借该种类嵌入式系统配置灵活、资源丰富的特点，建立一个可重构的内核处理模块。进一步的完善算法(运算速度、精度)和外围系统后，就可作为专用视频压缩编码器进行门级电路设计的原型，构建一个片上可编程的独立系统。 编码器设计有良好的应用前景，通过使用离散余弦变换和熵编码，对运动图像从空间上进行压缩编码，使得编码后的数据流适合于传输、通信、存储和编辑等方面的要求。同时，系统的设计将解码的工作量大幅度降低，功能模块在作适当的改动后可为解码器的参考设计使用。 研究所涉及的各功能模块都进行了系统性的仿真和综合，满足工程样机的前期研发需要。
上传时间： 2013-04-24
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本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器，也可以集成到大规模ASIC通信芯片中，作为全数字接收的一部分。 本文所设计的Viterbi译码器采用了基四算法，与基二算法相比，其译码速率在理论上约提升一倍。加一比一选单元是Viterbi译码器最主要的瓶颈所在，本文在加一比一选模块中采用了全并行结构的设计方法，这种方法虽然增加了硬件的使用面积，却有效的提高了译码器的速率。在幸存路径管理部分采用了两路并行回溯的设计方法，与寄存器交换法相比，回溯算法更适用于FPGA开发设计。为了提高译码性能，减小译码差错，本文采用较大译码深度的回溯算法以保证幸存路径进行合并。实现了基于FPGA的误码测试仪，在FPGA内部完成误码验证和误码计数的工作。 与基于软件实现译码过程的DSP芯片不同，FPGA芯片完全采用硬件平台对Viterbi译码器加以实现，这使译码速率得到很大的提升。针对于具体的FPGA硬件实现，本文采用了硬件描述语言VHDL来完成设计。通过对译码器的综合仿真和FPGA实现验证了该方案的可行性。译码器的最高译码输出速率可以达到60Mbps。
上传时间： 2013-04-24
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