分频设计

电子通信系统的建模与仿真第4章电子线路仿真试验 4.1 信号合并 4.2 微积分 4.3 触发器 4.4 分频器 4.5 使能开关 4.6 编程开关 4.7 移位寄存器

电子通信系统的建模与仿真第4章电子线路仿真试验 4.1 信号合并 4.2 微积分 4.3 触发器 4.4 分频器 4.5 使能开关 4.6 编程开关 4.7 移位寄存器 4.8 整流电路 4.9 驻波演示 4.10 超外差式接收机

标签： 4.1 4.2 4.3 4.4

上传时间： 2016-09-06

上传用户：zwei41
该源码为VHDL语言编写的分频器

该源码为VHDL语言编写的分频器，在W-4b教学平台上通过验证

标签： VHDL 源码分频器语言

上传时间： 2016-09-17

上传用户：erkuizhang
分频器

分频器，用于时钟信号的分频及倍频，供专业人事学习研究使用

标签： 分频器

上传时间： 2016-09-18

上传用户：caiiicc
任意奇数分频

任意奇数分频，只要修改N即可实现可验证

标签： 分频

上传时间： 2014-01-20

上传用户：sssl
16c54四位LED时钟显示程序使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒

16c54四位LED时钟显示程序使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒

标签： 16c54 4.096 TMR0 TMRO

上传时间： 2013-12-04

上传用户：ggwz258
用VERILOG HDL实现的任意频率分频器源代码

用VERILOG HDL实现的任意频率分频器源代码，是一个通用的程序

标签： VERILOG HDL 频率分频器

上传时间： 2014-01-07

上传用户：alan-ee
FPGA控制的SRAM接口不分的设计

FPGA控制的SRAM接口不分的设计

标签： FPGA SRAM 控制接口

上传时间： 2016-10-02

上传用户：
0到255任意整数半整数分频Verilog HDL.rar

0到255任意整数半整数分频Verilog HDL.rar

标签： Verilog 255 HDL

上传时间： 2014-12-20

上传用户：ztj182002
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计

本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在 ModelSim 上进行验证。

标签： FPGA CPLD VHDL 分频器

上传时间： 2013-12-15

上传用户：从此走出阴霾
数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件

数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件

标签： vhdl 数控分频工程

上传时间： 2016-10-04

上传用户：lepoke