本论文在详细研究MIL-STD-1553B数据总线协议以及参考国外芯片设计的基础上，结合目前新兴的EDA技术和大规模可编程技术，提出了一种全新的基于FPGA的1553B总线接口芯片的设计方法。 从专用芯片实现的具体功能出发，结合自顶向下的设计思想，给出了总线接口的总体设计方案，考虑到电路的具体实现对结构进行模块细化。在介绍模拟收发器模块的电路设计后，重点介绍了基于FPGA的BC、RT、MT三种类型终端设计，最终通过工作方式选择信号以及其他控制信号将此三种终端结合起来以达到通用接口的功能。同时给出其设计逻辑框图、算法流程图、引脚说明以及部分模块的仿真结果。为了资源的合理利用，对其中相当部分模块进行复用。在设计过程中采用自顶向下、码型转换中的全数字锁相环、通用异步收发器UART等关键技术。本设计使用VHDL描述，在此基础之上采用专门的综合软件对设计进行了综合优化，在FPGA芯片EP1K100上得以实现。通过验证证明该设计能够完成BC/RT/MT三种模式的工作，能处理多种消息格式的传输，并具有较强的检错能力。 最后设计了总线接口芯片测试系统，选择TMS320LF2407作为主处理器，测试主要包括主处理器的自发自收验证，加入RS232串口调试过程提高测试数据的直观性。验证的结果表明本文提出的设计方案是合理的。
上传时间： 2013-04-24
上传用户：sz_hjbf
是一个超级软件总线协议分析器,用于捕捉来自设备的协议包和输入输出操作,其优良特性如下: 支持所有版本的IDE,SCSI,USB,1394总线 支持各类设备如硬盘库,DVD,鼠标,扫描仪,网络照相机等 支持Windows9X,WindowsMe
上传时间： 2013-04-24
上传用户：huangzr5
华为内部培训资料Linux+基础,华为内部培训资料Linux+基础
上传时间： 2013-06-18
上传用户：s363994250
Protues使用总线方式画电路的方法 使用教程 适合初级新手
上传时间： 2013-05-24
上传用户：bcjtao
随着多媒体技术发展，数字图像处理已经成为众多应用系统的核心和基础。图像处理作为一种重要的现代技术，已经广泛应用于军事指挥、大视场展览、跟踪雷达、电视会议、导航等众多领域。因而，实现高分辨率高帧率图像实时处理的技术不仅具有广泛的应用前景，而且对相关领域的发展也具有深远意义。 大视场可视化系统由于屏幕尺寸很大，只有在特制的曲面屏幕上才能使细节得到充分地展现。为了在曲面屏幕上正确的显示图像，需要在投影前实时地对图像进行几何校正和边缘融合。而现场可编程门阵列(FPGA)则是用硬件处理实时图像数据的理想选择，基于FPGA的图像处理技术是世界范围内广泛关注的研究领域。 本课题的主要工作就是设计一个以FPGA为核心的硬件系统，该系统可对高分辨率高刷新率(1024*768@60Hz)的视频图像实时地进行几何校正和边缘融合。 论文首先介绍了图像处理的几何原理，然后提出了基于FPGA的大视场实时图像融合处理系统的设计方案和模块功能划分。系统分为算法与软件设计，硬件电路设计和FPGA逻辑设计三个大的部分。本论文主要负责FPGA的逻辑设计。围绕FPGA的逻辑设计，论文先介绍了系统涉及的关键技术，以及使用Verilog语言进行逻辑设计的基本原则。 论文重点对FPGA内部模块设计进行了详细的阐述。仲裁与控制模块是顶模块的主体部分，主要实现系统状态机和时序控制；参数表模块主要实现SDRAM存储器的控制器接口，用于图像处理时读取参数信息。图像处理模块是整个系统的核心，通过调用FPGA内嵌的XtremeDSP模块，高速地完成对图像数据的乘累加运算。最后论文提出并实现了一种基于PicoBlaze核的12C总线接口用于配置FPGA外围芯片。 经过对寄存器传输级VerilogHDL代码的综合和仿真，结果表明，本文所设计的系统可以应用在大视场可视化系统中完成对高分辨率高帧率图像的实时处理。
上传时间： 2013-05-19
上传用户：恋天使569
本文研究了基于Nios Ⅱ的FPGA-CPU调试技术。论文研究了NiosⅡ嵌入式软核处理器的特性；实现了以Nios Ⅱ嵌入式处理器为核心的FPGA-CPU调试系统的软、硬件设计；对两种不同类型的FPGA-CPU进行了实际调试，对实验数据进行了分析。 在硬件方面，为了控制和检测FPGA-CPU，设计并实现了FPGA-CPU的控制电路、FPGA-CPU的内部通用寄存器组扫描电路、存储器电路等；完成了各种外围设备接口的设计；实现了调试系统的整体设计。 在软件方面，设计了调试监控软件，完成了对FPGA-CPU运行的控制和信号状态的监测。这些信号包括地址和数据总线以及各种寄存器的数据等；实现了多种模式下的FPGA-CPU调试支持单时钟调试、单步调试和软件断点多种调试模式。此外，设计了专用的编译软件，实现了基于不同指令系统的伪汇编程序编译，提高了调试效率。 本文作者在实现了FPGA-CPU调试系统基础上，对两种指令系统不同、结构迥异的FPGA-CPU进行实际调试。调试结果表明，这种基于IP核的可复用设计技术，能够在一个FPGA芯片内实现调试系统和FPGA-CPU的无缝连接，能够有效地调试FPGA-CPU。
上传时间： 2013-05-19
上传用户：xinyuzhiqiwuwu
多功能车辆总线一类设备是一个在列车通信网(TCN，TrainCommunication Network)中普遍使用的网络接口单元。目前我国的新式列车大多采用列车通信网传输列车中大量的控制和服务信息。但使用的列车通信网产品主要为国外进口，因此迫切需要研制具有自主知识产权的列车通信网产品。 论文以一类设备控制器的设计为核心，采取自顶向下的模块设计方法。将设备控制器分为同步层和数据处理层来分别实现对帧的发送与接收处理和对帧数据的提取与存储处理。 同步层包含帧的识别模块、曼彻斯特译码模块、曼彻斯特编码与帧封装三个模块。帧识别模块检测帧的起始位并对帧类型进行判断。译码模块根据采集的样本值来判断曼彻斯特编码的值，采样的难点在于非理想信号带来的采样误差，论文使用结合位同步的多点采样法来提高采样质量。帧分界符中的非数据符不需要进行曼彻斯特编码，编码时在非数据符位关闭编码电路使非数据符保持原来的编码输出。 数据处理层以主控单元(MCU，Main Control Unit)和通信存储器为设计核心。MCU是控制器的核心，对接收的主帧进行分析，判断是从通信存储器相应端口取出应答从帧并发送，还是准备接收从帧并存入通信存储器。通信存储器存储设备的通信数据，合适的地址分配能简化MCU的控制程序，论文固定了通信存储器端口大小使MCU可以根据一个固定的公式进行端口的遍历从而简化了MCU程序的复杂度。数据在传输中由于受到干扰和冲突等问题而出现错误，论文采用循环冗余检验码结合偶检验扩展来对传输数据进行差错控制。 最后，使用FPGA和硬件描述语言Verilog HDL开发出了MVB一类设备。目前该一类设备已运用在SS4G电力机车的制动控制单元(BCU．Brake Control Unit)中并在铁道科学研究院通过了TCN通信测试。一类设备的成功研制为列车通信网中总线管理器等高类设备的开发奠定了坚实的基础。
上传时间： 2013-07-27
上传用户：qazxsw
本文对1553B总线的优缺点以及发展做出了具体的介绍。
上传时间： 2013-05-27
上传用户：ccsdebug
本文详细介绍了1553B总线的优缺点，并给出了1553B的标准协议。
上传时间： 2013-08-05
上传用户：a1123408838
随着印制电路板功能的日益增强，结构日趋复杂，系统中各个功能单元之间的连线间距越来越细密，基于探针的电路系统测试方法已经很难满足现在的测试需要。边界扫描测试(BST)技术通过将边界扫描寄存器单元安插在集成电路内部的每个引脚上，相当于设置了施加激励和观测响应的内建虚拟探头，通过该技术可以大大的提高数字系统的可观测性和可控性，降低测试难度。针对这种测试需求，本文给出了基于FPGA的边界扫描控制器设计方法。 完整的边界扫描测试系统主要由测试控制部分和目标器件构成，其中测试控制部分由测试图形、数据的生成与分析及边界扫描控制器两部分构成。而边界扫描控制器是整个系统的核心，它主要实现JTAG协议的自动转换，产生符合IEEE标准的边界扫描测试总线信号，而边界扫描测试系统工作性能主要取决与边界扫描控制器的工作效率。因此，设计一个能够快速、准确的完成JTAG协议转换，并且具有通用性的边界扫描控制器是本文的主要研究工作。 本文首先从边界扫描技术的基本原理入手，分析边界扫描测试的物理基础、边界扫描的测试指令及与可测性设计相关的标准，提出了边界扫描控制器的总体设计方案。其次，采用模块化设计思想、VHDL语言描述来完成要实现的边界扫描控制器的硬件设计。然后，利用自顶向下的验证方法，在对控制器内功能模块进行基于Testbench验证的基础上，利用嵌入式系统的设计思想，将所设计的边界扫描控制器集成到SOPC中，构成了基于SOPC的边界扫描测试系统。并且对SOPC系统进行软硬件协同仿真，实现对边界扫描控制器的功能验证后将其应用到实际的测试电路当中。最后，在基于SignalTapⅡ硬件调试的基础上，软硬件结合对整个系统可行性进行了测试。从测试结果看，达到了预期的设计目标，该边界扫描控制器的设计方案是正确可行的。 本文设计的边界扫描控制器具有自主知识产权，可以与其他处理器结合构成完整的边界扫描测试系统，并且为SOPC系统提供了一个很有实用价值的组件，具有很明显的现实意义。
上传时间： 2013-07-20
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