顶好用的四倍频芯片,可实现四细分、辨向、可逆计数及缓存功能。
标签: 倍频 芯片
上传时间: 2017-05-25
上传用户:xwd2010
半整数分频器的实现(verilog),本文以6.5分频为例!很实用的!
标签: verilog 整数 分频器
上传时间: 2014-08-20
上传用户:pompey
此为EDA设计的分频器模块。可以实现三种不同的频率信号,可以通过使用者自由设置频率大小
标签: EDA 分频器 模块 频率信号
上传时间: 2013-12-22
上传用户:671145514
分频器的vhdl描述,在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频
标签: vhdl 分频器
上传时间: 2014-01-16
上传用户:奇奇奔奔
数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。
标签: VHDL 数控 分频器 修改
上传时间: 2014-11-29
上传用户:1051290259
verilog实现的奇数分频器 针对任何规模的奇数分频
标签: verilog 分频器 分频 模
上传时间: 2017-06-19
上传用户:GavinNeko
分别用分频比交错法及累加器分频法完成非整数分频器设计。
标签: 分频 分 累加器 整数
上传时间: 2014-01-01
上传用户:shus521
用FPGA仿真实现数控分频器,完整的工程文件
标签: FPGA 仿真实现 数控 分频器
上传时间: 2014-06-18
上传用户:dyctj
此文件为EDA的8位分频器,但可以用于不同位分频器,如:1位到10位等,用Quartus软件来,以文件VHD格式编译即可
标签: EDA 8位 分频器
上传时间: 2013-12-25
上传用户:003030
基于Quartus II的数控分频器的项目设计,实现对时钟信号的任意进制分频,包含了项目文件和VHDL源代码
标签: Quartus 数控 分频器 项目设计
上传时间: 2017-07-18
上传用户:yangbo69