分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。 实现一个FIR滤波器，基于分布式算法 输入数据宽度：8位 输出数据宽度：16位 阶数：16阶 滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F
标签： 分布式算法
上传时间： 2016-04-06
上传用户：851197153
三位全加器的源代码，和测试代码，用Verilog HDL实现的！
上传时间： 2013-12-22
上传用户：erkuizhang
这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。
标签： 全加器
上传时间： 2016-04-30
上传用户：上善若水
各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体存储器,多谐振荡器,单稳态触发器,CMOS门电路及集成施密特触发器,集成数模转换器(DAC),逐次渐进型模数转换器(ADC)
上传时间： 2013-12-19
上传用户：heart520beat
用VHDL语言采用串行方法实现用1位全加器实现4位全加器
上传时间： 2016-05-27
上传用户：hongmo
VHDL实现四位全加器，适合初学者，源程序下载
上传时间： 2013-12-30
上传用户：xsnjzljj
在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
上传时间： 2016-06-14
上传用户：tzl1975
双向控制全加器的VHDL实现 内含ISE工程文件
上传时间： 2014-01-22
上传用户：cjl42111
用VERILOG语言实现了全加器,可综合可仿真通过
上传时间： 2013-12-25
上传用户：love1314
这是一个利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真图的 请叫站长联系我
上传时间： 2016-07-30
上传用户：asdkin
